公开(公告)号：CN101341591A

公开(公告)日：2009-01-07

申请号：CN200580052349.9

申请日：2005-12-19

Applicant: 富士通株式会社

Inventor： 铃木贵志 ,  小泽清

IPC: H01L21/8238 ,  H01L21/76 ,  H01L27/08 ,  H01L27/092 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/76224 ,  H01L21/823878 ,  H01L29/7846

Abstract: 本发明的课题是提供一种具有元件分离区域的半导体器件，该元件分离区域用于控制P型MOS晶体管或N型MOS晶体管的有源区域的变形，使其成为规定状态。本发明的半导体器件的特征在于，具有形成有MOS晶体管的有源区域、以包围有源区域周围的方式形成的槽，而且，使有源区域产生拉伸变形的第一材料以及产生压缩变形的第二材料的组合被填埋在所述槽内，从而能够解决上述问题。

公开(公告)号：CN1897245A

公开(公告)日：2007-01-17

申请号：CN200510118486.X

申请日：2005-10-28

Applicant: 富士通株式会社

Inventor： 小浦由美子 ,  北田秀树 ,  小泽清

IPC: H01L21/768 ,  H01L21/28 ,  H01L23/522 ,  H01L23/485

CPC classification number: H01L23/53238 ,  H01L21/2885 ,  H01L21/76831 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76858 ,  H01L21/76873 ,  H01L21/76877 ,  H01L23/5226 ,  H01L23/53295 ,  H01L2221/1089 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及具有铜或铜合金制成的插塞与布线的改进的防铜扩散功能的半导体器件及其制造方法，其中该方法包括下述步骤：(a)在形成于半导体衬底上的含氧绝缘体的表面上形成铜合金膜，该铜合金膜包含除铜之外的至少两种金属元素。(b)在该铜合金膜上形成由纯铜或铜合金制成的金属膜。(c)在步骤(a)或(b)之后，通过该绝缘体中的氧与该铜合金膜中的金属元素之间的反应在该绝缘体的表面上形成金属氧化膜的条件下，执行热处理。

公开(公告)号：CN101238570A

公开(公告)日：2008-08-06

申请号：CN200580051286.5

申请日：2005-08-17

Applicant: 富士通株式会社

Inventor： 铃木贵志 ,  小泽清

IPC: H01L21/768 ,  H01L23/522

CPC classification number: H01L23/53295 ,  H01L21/76801 ,  H01L21/76807 ,  H01L21/7682 ,  H01L21/76885 ,  H01L23/5222 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种具有多层布线结构的半导体器件及其制造方法，其目的在于，提供一种可靠性及制造成品率高、且在设计上的限制少的半导体器件及其制造方法。本发明的半导体器件包括：布线20、40、60、80，其形成在衬底10上；低介电常数膜12、32、52、72、92，其形成在布线20、40、60、80的周围；加强用绝缘膜42a、62a、82a、102a，其由弹性模量比低介电常数膜12、32、52、72、92形成材料的弹性模量大的电介质材料形成，且在沿着垂直衬底面的方向观察时重叠配置于布线20、40、60、80上；加强用绝缘膜22b、42b、62b、82b、102b，其交叉配置于布线20、40、60、80上。

公开(公告)号：CN101341591B

公开(公告)日：2013-01-02

申请号：CN200580052349.9

申请日：2005-12-19

Applicant: 富士通株式会社

Inventor： 铃木贵志 ,  小泽清

IPC: H01L21/8238 ,  H01L21/76 ,  H01L27/08 ,  H01L27/092 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/76224 ,  H01L21/823878 ,  H01L29/7846

Abstract: 本发明的课题是提供一种具有元件分离区域的半导体器件，该元件分离区域用于控制P型MOS晶体管或N型MOS晶体管的有源区域的变形，使其成为规定状态。本发明的半导体器件的特征在于，具有形成有MOS晶体管的有源区域、以包围有源区域周围的方式形成的槽，而且，使有源区域产生拉伸变形的第一材料以及产生压缩变形的第二材料的组合被填埋在所述槽内，从而能够解决上述问题。

公开(公告)号：CN101238570B

公开(公告)日：2013-01-02

申请号：CN200580051286.5

申请日：2005-08-17

Applicant: 富士通株式会社

Inventor： 铃木贵志 ,  小泽清

IPC: H01L21/768 ,  H01L23/522

CPC classification number: H01L23/53295 ,  H01L21/76801 ,  H01L21/76807 ,  H01L21/7682 ,  H01L21/76885 ,  H01L23/5222 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种具有多层布线结构的半导体器件及其制造方法，其目的在于，提供一种可靠性及制造成品率高、且在设计上的限制少的半导体器件及其制造方法。本发明的半导体器件包括：布线20、40、60、80，其形成在衬底10上；低介电常数膜12、32、52、72、92，其形成在布线20、40、60、80的周围；加强用绝缘膜42a、62a、82a、1 02a，其由弹性模量比低介电常数膜12、32、52、72、92形成材料的弹性模量大的电介质材料形成，且在沿着垂直衬底面的方向观察时重叠配置于布线20、40、60、80上；加强用绝缘膜22b、42b、62b、82b、102b，其交叉配置于布线20、40、60、80上。