公开(公告)号：CN112655096A

公开(公告)日：2021-04-13

申请号：CN201980057211.X

申请日：2019-10-18

Applicant: 富士电机株式会社 ,  国立研究开发法人产业技术总合研究所 ,  株式会社东芝

Inventor： 小林勇介 ,  武井学 ,  京极真也 ,  原田信介

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

Abstract: 一种超结碳化硅半导体装置具备：第一导电型的碳化硅半导体基板(1)、第一导电型的第一半导体层(2)、重复交替地配置有外延生长的第一导电型的第一柱区(31)和离子注入的第二导电型的第二柱区(30)的并列pn区(33)、第二导电型的第二半导体层(16)、第一导电型的第一半导体区(17)、沟槽(23)、隔着栅绝缘膜(19)而设置在沟槽(23)的内部的栅电极(20)、以及第一电极(22)。第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。

公开(公告)号：CN106601641B

公开(公告)日：2019-05-17

申请号：CN201610796634.1

申请日：2016-08-31

Applicant: 富士电机株式会社 ,  国立研究开发法人产业技术总合研究所

Inventor： 染谷满 ,  武井学 ,  原田信介

IPC: H01L21/66

Abstract: 本发明提供即使对栅极施加AC电压，也能够正确测定导通时的阈值电压的波动的半导体装置的评价方法及半导体装置的评价装置。作为被测定物的MOSFET的漏极与恒定电压源连接，源极和基体接地。AC电压源通常对MOSFET的栅极持续施加最大电压为MOSFET的阈值电压以上的应力电压。恒定电压源在MOSFET被施加有应力电压时，向MOSFET的源极‑漏极间施加源极‑漏极间电压，并且持续测定并监视流通于MOSFET的源极‑漏极间电流。MOSFET的阈值电压的波动量基于由恒定电压源测定的MOSFET的源极‑漏极间电流的波动量而得到。

公开(公告)号：CN106601641A

公开(公告)日：2017-04-26

申请号：CN201610796634.1

申请日：2016-08-31

Applicant: 富士电机株式会社 ,  国立研究开发法人产业技术总合研究所

Inventor： 染谷满 ,  武井学 ,  原田信介

IPC: H01L21/66

CPC classification number: G01R31/26 ,  G01R31/2621 ,  H01L22/34 ,  H01L29/1087 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/165 ,  H01L29/2003 ,  H01L29/78 ,  H01L29/7802 ,  H01L29/7813 ,  H01L22/14 ,  H01L22/30

Abstract: 本发明提供即使对栅极施加AC电压，也能够正确测定导通时的阈值电压的波动的半导体装置的评价方法及半导体装置的评价装置。作为被测定物的MOSFET的漏极与恒定电压源连接，源极和基体接地。AC电压源通常对MOSFET的栅极持续施加最大电压为MOSFET的阈值电压以上的应力电压。恒定电压源在MOSFET被施加有应力电压时，向MOSFET的源极‑漏极间施加源极‑漏极间电压，并且持续测定并监视流通于MOSFET的源极‑漏极间电流。MOSFET的阈值电压的波动量基于由恒定电压源测定的MOSFET的源极‑漏极间电流的波动量而得到。

公开(公告)号：CN105981176B

公开(公告)日：2019-03-08

申请号：CN201480057180.5

申请日：2014-09-16

Applicant: 株式会社东芝 ,  独立行政法人产业技术综合研究所 ,  富士电机株式会社

Inventor： 有吉惠子 ,  清水达雄 ,  四户孝 ,  先崎纯寿 ,  原田信介 ,  小岛贵仁

IPC: H01L29/78 ,  H01L21/318 ,  H01L21/336 ,  H01L29/12

Abstract: 根据一个实施方式，半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第一电极、第二电极、控制电极和绝缘膜。第一半导体区域是第一导电型的并且包含SiC。第二半导体区域设置在第一半导体区域上并且具有第一表面。第二半导体区域是第二导电型的并且包含SiC。第三半导体区域设置在第二半导体区域上、是第一导电型的并且包含SiC。第一电极电连接到第一半导体区域。第二电极电连接到第三半导体区域。控制电极设置在第二半导体区域上。绝缘膜设置在第二半导体区域与控制电极之间。绝缘膜接触第一表面以及控制电极并且包含氮。氮的浓度分布的峰值的位置远离第一表面至少2nm但小于10nm，峰值的半峰宽为至少10nm但小于20nm。

公开(公告)号：CN105981176A

公开(公告)日：2016-09-28

申请号：CN201480057180.5

申请日：2014-09-16

Applicant: 株式会社东芝 ,  独立行政法人产业技术综合研究所 ,  富士电机株式会社

Inventor： 有吉惠子 ,  清水达雄 ,  四户孝 ,  先崎纯寿 ,  原田信介 ,  小岛贵仁

IPC: H01L29/78 ,  H01L21/318 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/1608 ,  H01L21/0214 ,  H01L21/0223 ,  H01L21/02247 ,  H01L21/02255 ,  H01L21/02326 ,  H01L21/02332 ,  H01L21/02337 ,  H01L21/02529 ,  H01L21/049 ,  H01L29/045 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66068 ,  H01L29/7802 ,  H01L29/7813

Abstract: 根据一个实施方式，半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第一电极、第二电极、控制电极和绝缘膜。第一半导体区域是第一导电型的并且包含SiC。第二半导体区域设置在第一半导体区域上并且具有第一表面。第二半导体区域是第二导电型的并且包含SiC。第三半导体区域设置在第二半导体区域上、是第一导电型的并且包含SiC。第一电极电连接到第一半导体区域。第二电极电连接到第三半导体区域。控制电极设置在第二半导体区域上。绝缘膜设置在第二半导体区域与控制电极之间。绝缘膜接触第一表面以及控制电极并且包含氮。氮的浓度分布的峰值的位置远离第一表面至少2nm但小于10nm，峰值的半峰宽为至少10nm但小于20nm。

公开(公告)号：CN109638069A

公开(公告)日：2019-04-16

申请号：CN201811009205.0

申请日：2018-08-31

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  原田信介

IPC: H01L29/16 ,  H01L29/423 ,  H01L29/78 ,  H01L27/06

Abstract: 本发明提供能够降低导通电阻的半导体装置。在栅极沟槽(7)的底面设有导电层(22)。由该导电层(22)和n型电流扩散区(3)沿栅极沟槽(7)的侧壁形成肖特基结(23)，并由该肖特基结(23)构成沟槽型SBD(42)的1个单位单元。在栅极沟槽(7)的内部，在导电层(22)上隔着绝缘层(8a)设有构成沟槽栅型的纵向型MOSFET(41)的1个单位单元的栅电极(9)。即，沟槽栅型MOSFET(41)的1个单位单元和沟槽型SBD(42)的1个单位单元被配置在1个栅极沟槽(7)的内部并且在深度方向上对置。

公开(公告)号：CN105493245B

公开(公告)日：2018-01-16

申请号：CN201480048187.0

申请日：2014-08-08

Applicant: 富士电机株式会社 ,  独立行政法人产业技术总合研究所

Inventor： 内海诚 ,  酒井善行 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L21/28 ,  H01L21/26 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L21/0485 ,  H01L21/283 ,  H01L21/324 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/66477 ,  H01L29/7802

Abstract: 在n‑型碳化硅基板(1)的表面选择性地形成红外线吸收膜(8)，在n‑型碳化硅基板(1)上，在除红外线吸收膜(8)的形成区域以外的区域依次选择性地形成包括铝的p型接触图案(9)和包括镍的Ni图案(10)之后，通过快速退火处理对n‑型碳化硅基板(1)进行加热，形成包括p型接触图案(9)和硅化的Ni图案(10)的欧姆电极。

公开(公告)号：CN117280476A

公开(公告)日：2023-12-22

申请号：CN202280024367.X

申请日：2022-05-16

Applicant: 富士电机株式会社

Inventor： 俵武志 ,  原田信介

IPC: H01L29/78

Abstract: 碳化硅半导体装置(50)具备：n型的碳化硅半导体基板(1)；n型的第一半导体层(2、6)，其杂质浓度低于碳化硅半导体基板(1)的杂质浓度；n型的第一JFET区(6b)，其设置于第一半导体层的表面层，且有效施主浓度高于第一半导体层的有效施主浓度；p型的第二半导体层(3)，其设置于第一半导体层的与碳化硅半导体基板(1)相反的一侧的表面；n型的第一半导体区(7)，其选择性地设置于第二半导体层的表面层；以及沟槽(16)，其贯通第一半导体区(7)、第二半导体层以及第一JFET区(6b)。第一JFET区(6b)掺杂有由氮和磷中的任一种构成的施主和铝。

公开(公告)号：CN109638069B

公开(公告)日：2023-10-24

申请号：CN201811009205.0

申请日：2018-08-31

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  原田信介

IPC: H01L29/16 ,  H01L29/423 ,  H01L29/78 ,  H01L27/06

Abstract: 本发明提供能够降低导通电阻的半导体装置。在栅极沟槽(7)的底面设有导电层(22)。由该导电层(22)和n型电流扩散区(3)沿栅极沟槽(7)的侧壁形成肖特基结(23)，并由该肖特基结(23)构成沟槽型SBD(42)的1个单位单元。在栅极沟槽(7)的内部，在导电层(22)上隔着绝缘层(8a)设有构成沟槽栅型的纵向型MOSFET(41)的1个单位单元的栅电极(9)。即，沟槽栅型MOSFET(41)的1个单位单元和沟槽型SBD(42)的1个单位单元被配置在1个栅极沟槽(7)的内部并且在深度方向上对置。

公开(公告)号：CN108352402B

公开(公告)日：2020-12-18

申请号：CN201680050777.6

申请日：2016-09-08

Applicant: 富士电机株式会社

Inventor： 木下明将 ,  原田信介 ,  田中保宣

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12

Abstract: 在碳化硅半导体基体的第一主面侧形成有沟槽(16)，第二导电型的第二基极区(4)配置在与沟槽(16)沿深度方向对置的位置，第二导电型的第二基极区(4)的漏电极(13)侧端部和第二导电型的第一基极区(3)的漏电极(13)侧端部到达比第一导电型的区域(5)的漏电极(13)侧端部更深的位置。由此，能够通过缓和沟槽底部的栅绝缘膜的电场强度，抑制活性部的耐电压来使耐压构造部的耐电压设计变得容易。另外，能够通过简单的方法形成这样的半导体装置。