公开(公告)号：CN105493245B

公开(公告)日：2018-01-16

申请号：CN201480048187.0

申请日：2014-08-08

Applicant: 富士电机株式会社 ,  独立行政法人产业技术总合研究所

Inventor： 内海诚 ,  酒井善行 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L21/28 ,  H01L21/26 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L21/0485 ,  H01L21/283 ,  H01L21/324 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/66477 ,  H01L29/7802

Abstract: 在n‑型碳化硅基板(1)的表面选择性地形成红外线吸收膜(8)，在n‑型碳化硅基板(1)上，在除红外线吸收膜(8)的形成区域以外的区域依次选择性地形成包括铝的p型接触图案(9)和包括镍的Ni图案(10)之后，通过快速退火处理对n‑型碳化硅基板(1)进行加热，形成包括p型接触图案(9)和硅化的Ni图案(10)的欧姆电极。

公开(公告)号：CN105940498A

公开(公告)日：2016-09-14

申请号：CN201580006779.0

申请日：2015-03-11

Applicant: 富士电机株式会社 ,  独立行政法人产业技术总合研究所

Inventor： 须原纪之 ,  堤岳志 ,  巻渕阳一 ,  荒岡干 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L29/12 ,  H01L29/417

Abstract: 本发明的碳化硅半导体装置具有：n+型碳化硅基板(1)；n型碳化硅外延层(2)；p+型基区(3)，其选择性地形成于n型碳化硅外延层(2)的表面层；n+型源区(6)，其选择性地生成于p+型基区(3)内；TiN膜(11)和Ni膜(12)，其作为电连接到n+型源区(6)而形成的源电极；栅绝缘膜(8)，其形成于p+型基区(3)的被n型碳化硅外延层(2)与n+型源区(6)所夹的部分的表面上；栅电极(9)，其形成于栅绝缘膜(8)上；漏电极，其形成于n+型碳化硅基板(1)的背面侧；以及半导体装置用的金属配线，其与作为源电极的TiN膜(11)和Ni膜(12)连接，以铝作为材料而形成，并在该形成后通过低温氮退火形成，即使在高温下对栅极施加负电压，也能够抑制阈值电压的降低。

公开(公告)号：CN105474403B

公开(公告)日：2018-10-23

申请号：CN201480044980.3

申请日：2014-07-11

Applicant: 富士电机株式会社 ,  独立行政法人产业技术总合研究所

Inventor： 岩室宪幸 ,  原田信介

IPC: H01L29/78 ,  H01L29/12 ,  H01L29/739

Abstract: 在n+型SiC半导体基板(1)上的n‑型SiC层(2)的表面，选择性地形成p+层(3)，在n‑型SiC层(2)和p+层(3)之上，形成有p基层(4)。在p基层(4)的表面层选择性地形成有p+接触层(5)。以从表面贯通p基层(4)而到达n‑型SiC层(2)的方式形成有n反型层(6)。在p+接触层(5)和n反型层(6)夹住的p基层(4)的表面露出部上，隔着栅绝缘膜(9)设有栅电极层(8)，设有与p+接触层(5)和n+源层(7)接触的源电极(10)。在背面设有漏电极(11)。p+层(3)的一部分以在n反型层(6)的漏电极(11)侧的区域通过结合部而结合，并与p+层(3)的漏电极(11)侧的一部分接触的方式形成有p+层(31)。

公开(公告)号：CN105493245A

公开(公告)日：2016-04-13

申请号：CN201480048187.0

申请日：2014-08-08

Applicant: 富士电机株式会社 ,  独立行政法人产业技术总合研究所

Inventor： 内海诚 ,  酒井善行 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L21/28 ,  H01L21/26 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L21/0485 ,  H01L21/283 ,  H01L21/324 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/66477 ,  H01L29/7802

Abstract: 在n-型碳化硅基板(1)的表面选择性地形成红外线吸收膜(8)，在n-型碳化硅基板(1)上，在除红外线吸收膜(8)的形成区域以外的区域依次选择性地形成包括铝的p型接触图案(9)和包括镍的Ni图案(10)之后，通过快速退火处理对n-型碳化硅基板(1)进行加热，形成包括p型接触图案(9)和硅化的Ni图案(10)的欧姆电极。

公开(公告)号：CN105474403A

公开(公告)日：2016-04-06

申请号：CN201480044980.3

申请日：2014-07-11

Applicant: 富士电机株式会社 ,  独立行政法人产业技术总合研究所

Inventor： 岩室宪幸 ,  原田信介

IPC: H01L29/78 ,  H01L29/12 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0623 ,  H01L29/063 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395

Abstract: 在n+型SiC半导体基板(1)上的n-型SiC层(2)的表面，选择性地形成p+层(3)，在n-型SiC层(2)和p+层(3)之上，形成有p基层(4)。在p基层(4)的表面层选择性地形成有p+接触层(5)。以从表面贯通p基层(4)而到达n-型SiC层(2)的方式形成有n反型层(6)。在p+接触层(5)和n反型层(6)夹住的p基层(4)的表面露出部上，隔着栅绝缘膜(9)设有栅电极层(8)，设有与p+接触层(5)和p基层(4)接触的源电极(10)。在背面设有漏电极(11)。p+层(3)的一部分以在n反型层(6)的漏电极(11)侧的区域通过结合部而结合，并与p+层(3)的漏电极(11)侧的一部分接触的方式形成有p+层(31)。

公开(公告)号：CN105940498B

公开(公告)日：2019-12-10

申请号：CN201580006779.0

申请日：2015-03-11

Applicant: 富士电机株式会社 ,  独立行政法人产业技术总合研究所

Inventor： 须原纪之 ,  堤岳志 ,  巻渕阳一 ,  荒岡干 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L29/12 ,  H01L29/417

Abstract: 本发明的碳化硅半导体装置具有：n+型碳化硅基板(1)；n型碳化硅外延层(2)；p+型基区(3)，其选择性地形成于n型碳化硅外延层(2)的表面层；n+型源区(6)，其选择性地生成于p+型基区(3)内；TiN膜(11)和Ni膜(12)，其作为电连接到n+型源区(6)而形成的源电极；栅绝缘膜(8)，其形成于p+型基区(3)的被n型碳化硅外延层(2)与n+型源区(6)所夹的部分的表面上；栅电极(9)，其形成于栅绝缘膜(8)上；漏电极，其形成于n+型碳化硅基板(1)的背面侧；以及半导体装置用的金属配线，其与作为源电极的TiN膜(11)和Ni膜(12)连接，以铝作为材料而形成，并在该形成后通过低温氮退火形成，即使在高温下对栅极施加负电压，也能够抑制阈值电压的降低。

公开(公告)号：CN109638069A

公开(公告)日：2019-04-16

申请号：CN201811009205.0

申请日：2018-08-31

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  原田信介

IPC: H01L29/16 ,  H01L29/423 ,  H01L29/78 ,  H01L27/06

Abstract: 本发明提供能够降低导通电阻的半导体装置。在栅极沟槽(7)的底面设有导电层(22)。由该导电层(22)和n型电流扩散区(3)沿栅极沟槽(7)的侧壁形成肖特基结(23)，并由该肖特基结(23)构成沟槽型SBD(42)的1个单位单元。在栅极沟槽(7)的内部，在导电层(22)上隔着绝缘层(8a)设有构成沟槽栅型的纵向型MOSFET(41)的1个单位单元的栅电极(9)。即，沟槽栅型MOSFET(41)的1个单位单元和沟槽型SBD(42)的1个单位单元被配置在1个栅极沟槽(7)的内部并且在深度方向上对置。

公开(公告)号：CN105981176B

公开(公告)日：2019-03-08

申请号：CN201480057180.5

申请日：2014-09-16

Applicant: 株式会社东芝 ,  独立行政法人产业技术综合研究所 ,  富士电机株式会社

Inventor： 有吉惠子 ,  清水达雄 ,  四户孝 ,  先崎纯寿 ,  原田信介 ,  小岛贵仁

IPC: H01L29/78 ,  H01L21/318 ,  H01L21/336 ,  H01L29/12

Abstract: 根据一个实施方式，半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第一电极、第二电极、控制电极和绝缘膜。第一半导体区域是第一导电型的并且包含SiC。第二半导体区域设置在第一半导体区域上并且具有第一表面。第二半导体区域是第二导电型的并且包含SiC。第三半导体区域设置在第二半导体区域上、是第一导电型的并且包含SiC。第一电极电连接到第一半导体区域。第二电极电连接到第三半导体区域。控制电极设置在第二半导体区域上。绝缘膜设置在第二半导体区域与控制电极之间。绝缘膜接触第一表面以及控制电极并且包含氮。氮的浓度分布的峰值的位置远离第一表面至少2nm但小于10nm，峰值的半峰宽为至少10nm但小于20nm。

公开(公告)号：CN117280476A

公开(公告)日：2023-12-22

申请号：CN202280024367.X

申请日：2022-05-16

Applicant: 富士电机株式会社

Inventor： 俵武志 ,  原田信介

IPC: H01L29/78

Abstract: 碳化硅半导体装置(50)具备：n型的碳化硅半导体基板(1)；n型的第一半导体层(2、6)，其杂质浓度低于碳化硅半导体基板(1)的杂质浓度；n型的第一JFET区(6b)，其设置于第一半导体层的表面层，且有效施主浓度高于第一半导体层的有效施主浓度；p型的第二半导体层(3)，其设置于第一半导体层的与碳化硅半导体基板(1)相反的一侧的表面；n型的第一半导体区(7)，其选择性地设置于第二半导体层的表面层；以及沟槽(16)，其贯通第一半导体区(7)、第二半导体层以及第一JFET区(6b)。第一JFET区(6b)掺杂有由氮和磷中的任一种构成的施主和铝。

公开(公告)号：CN109638069B

公开(公告)日：2023-10-24

申请号：CN201811009205.0

申请日：2018-08-31

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  原田信介

IPC: H01L29/16 ,  H01L29/423 ,  H01L29/78 ,  H01L27/06

Abstract: 本发明提供能够降低导通电阻的半导体装置。在栅极沟槽(7)的底面设有导电层(22)。由该导电层(22)和n型电流扩散区(3)沿栅极沟槽(7)的侧壁形成肖特基结(23)，并由该肖特基结(23)构成沟槽型SBD(42)的1个单位单元。在栅极沟槽(7)的内部，在导电层(22)上隔着绝缘层(8a)设有构成沟槽栅型的纵向型MOSFET(41)的1个单位单元的栅电极(9)。即，沟槽栅型MOSFET(41)的1个单位单元和沟槽型SBD(42)的1个单位单元被配置在1个栅极沟槽(7)的内部并且在深度方向上对置。