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公开(公告)号：CN117594652A
公开(公告)日：2024-02-23
申请号：CN202310760539.6
申请日：2023-06-26
Applicant: 富士电机株式会社
Inventor： 木下明将
IPC: H01L29/78 , H01L29/16 , H01L29/06 , H01L21/336
Abstract: 本发明提供一种能够缩短单元间距、实现高耐压、低电阻化的碳化硅半导体装置及碳化硅半导体装置的制造方法。碳化硅半导体装置具备：第一导电型的碳化硅半导体基板、第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第一半导体区、沟槽、栅极绝缘膜、栅电极、设置在与沟槽在深度方向上对置的位置的第二导电型的第一高浓度区、选择性地设置在沟槽之间的与第一半导体区接触且上表面在第二半导体层的表面露出并下表面的一部分与第一高浓度区的上表面接触的第二导电型的第二高浓度区、第一电极、以及第二电极。第二高浓度区、沿沟槽的进深方向周期性地配置。
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公开(公告)号：CN104335328B
公开(公告)日：2018-02-06
申请号：CN201380018092.X
申请日：2013-03-14
Applicant: 富士电机株式会社
IPC: H01L21/28 , H01L21/329 , H01L29/47 , H01L29/872
CPC classification number: H01L29/1608 , H01L21/02068 , H01L21/02529 , H01L21/02609 , H01L21/0485 , H01L21/0495 , H01L29/45 , H01L29/47 , H01L29/6606 , H01L29/66227 , H01L29/872
Abstract: 一种碳化硅半导体装置的制造方法，具有：工序(A)，准备第一导电型的碳化硅基板(1)；工序(B)，在上述第一导电型的碳化硅基板(1)的一个主面上形成第一导电型的外延层(2)；工序(C)，在上述第一导电型的碳化硅基板(1)的另一个主面上形成第一金属层；工序(D)，在上述工序(C)之后，对上述碳化硅基板进行热处理，在上述第一金属层与上述碳化硅基板的另一主面之间形成欧姆结，在上述第一金属层上形成与其他金属贴紧度良好的物质(10)的层；工序(E)，在上述工序(D)之后，将另一主面上的第一金属层(8)表面的杂质除去并进行清洗，在1100℃以上的温度下进行上述工序(D)的热处理。
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公开(公告)号：CN104303269A
公开(公告)日：2015-01-21
申请号：CN201380018024.3
申请日：2013-03-18
Applicant: 富士电机株式会社
IPC: H01L21/28 , H01L21/285 , H01L21/336 , H01L29/12 , H01L29/78
Abstract: 通过溅射由镍、和使镍的磁导率降低并且生成碳化物的金属被调整至给定的组成比而得到的混合体或合金构成的靶，在碳化硅基板(1)上形成欧姆金属膜，通过对欧姆金属膜实施热处理，进行烧成，来制造碳化硅半导体装置的欧姆电极(6)。由此，能制造膜厚均匀、无剥离且能提升靶的使用效率的碳化硅半导体装置的欧姆电极(6)。
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公开(公告)号：CN118588753A
公开(公告)日：2024-09-03
申请号：CN202410141698.2
申请日：2024-02-01
Applicant: 富士电机株式会社
Inventor： 木下明将
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 提供碳化硅半导体装置及其制造方法，能够抑制耐压构造部的可靠性受损。遍及有源部和耐压构造部地设置有漂移层，有源部具有：p型的基区，设置于漂移层的上表面侧；n型的主区，设置于基区的上表面侧；p型的埋入区，与基区相接地设置于漂移层的上表面侧；p型的基极接触区，与主区相接地设置于埋入区的上表面侧；栅极电极，设置于贯通主区和基区的沟槽内；主电极，与主区及基极接触区相接地设置，耐压构造部具有：p型的电场缓和区，设置于漂移层的上表面侧；绝缘膜，设置于电场缓和区的上表面，主区和基极接触区的各区中，至少以下部分即与主电极相接的部分包含3C‑SiC，电场缓和区其上部包含3C‑SiC且其下部由4H‑SiC构成。
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公开(公告)号：CN105874604B
公开(公告)日：2019-03-19
申请号：CN201580003622.2
申请日：2015-07-15
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/872
Abstract: 半导体装置具备：选择性地设置在n型碳化硅外延层(2)的相对于n+型碳化硅基板(1)侧的相反一侧的表面层的p+型区(3)；由在n型碳化硅外延层(2)上形成金属‑半导体接合的源电极(13)和p+型区(3)构成的元件结构；包围所述元件结构的周边部的p‑型区(5a)和p‑‑型区(5b)；隔着n型碳化硅外延层(2)包围该周边部的n+型沟道截断区的结构。n+型沟道截断区具有杂质浓度高的第二个n+型沟道截断区(17b)和内部包括第二个n+型沟道截断区(17b)，且杂质浓度比第二个n+型沟道截断区(17b)低的第一个n+型沟道截断区(17a)。通过采用这样的结构能够实现高耐压和电流的低泄漏。
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Patent Agency Ranking
公开(公告)号：CN108028282A
公开(公告)日：2018-05-11
申请号：CN201680050672.0
申请日：2016-09-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
CPC classification number: H01L29/063 , H01L21/046 , H01L29/06 , H01L29/1095 , H01L29/12 , H01L29/1608 , H01L29/66068 , H01L29/78 , H01L29/7813
Abstract: 在碳化硅半导体基体的第一主面侧形成沟槽(16)，在碳化硅半导体基体的第一主面侧堆积n型碳化硅外延生长层(2)，在n型碳化硅外延生长层的表面设有n型高浓度区域(5)。另外，在n型碳化硅外延生长层(2)的表面选择性地设置第一p型基区(3)和第二p+型基区(4)，第二p+型基区(4)形成在沟槽(16)的底部。另外，n型高浓度区域(5)的深度比第一p型基区(3)和第二p+型基区(4)的深度深。由此，能够以简单的方法缓和沟槽底部的栅绝缘膜的电场强度，确保有源部的耐电压的同时使导通电阻下降。
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公开(公告)号：CN104321873A
公开(公告)日：2015-01-28
申请号：CN201380022013.2
申请日：2013-03-18
Applicant: 富士电机株式会社
IPC: H01L29/47 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/41 , H01L29/78 , H01L29/872
CPC classification number: H01L29/7839 , H01L21/02664 , H01L29/045 , H01L29/0615 , H01L29/0619 , H01L29/0661 , H01L29/1095 , H01L29/1608 , H01L29/2003 , H01L29/402 , H01L29/41741 , H01L29/6606 , H01L29/66477 , H01L29/7802 , H01L29/7811 , H01L29/872
Abstract: 在碳化硅基板基体的表面层选择性地设置p+型区(3)、(4)以及p型区(5)。p+型区(3)设置在包围活性区(101)的耐压构造部(102)。p+型区(4)设置在活性区(101)且构成JBS构造。p型区(5)包围p+型区(3)，构成结终端(JTE)构造。肖特基电极(9)与n型碳化硅外延层(2)形成肖特基结。此外，肖特基电极(9)在覆盖p+型区(3)的一部分以及p型区(5)的层问绝缘膜(6)上伸出，该伸出的部分作为场板发挥作用。由此，可以提供能够维持高耐压、且使用具有高可靠性的宽带隙半导体而构成的半导体装置及其制造方法。
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公开(公告)号：CN115360229A
公开(公告)日：2022-11-18
申请号：CN202210285677.9
申请日：2022-03-22
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/16 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种即使在层积缺陷扩大的情况下也能够抑制通电劣化现象的碳化硅半导体装置。碳化硅半导体装置在碳化硅半导体基板上具备供主电流流通的有源区、以及包围有源区的周围的终端区。有源区是一边为 方向且另一边为 方向的矩形， 方向的长度比 方向的长度长。碳化硅半导体基板具有偏离角，偏离角设置在 方向上。
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公开(公告)号：CN113410286A
公开(公告)日：2021-09-17
申请号：CN202110118652.5
申请日：2021-01-28
Applicant: 富士电机株式会社
IPC: H01L29/10 , H01L29/423 , H01L29/06 , H01L29/78 , H01L27/06
Abstract: 本发明提供能够使每单位面积的沟道宽度密度提高并且减小导通电阻的半导体装置。半导体装置具备：第一导电型的半导体基板、第一导电型的第一半导体层、第二导电型的第二半导体层(3)、第一导电型的第一半导体区域(7)、第二导电型的第二半导体区域(8)、栅极绝缘膜、栅极电极(10)、层间绝缘膜、第一电极、第二电极、以及沟槽。第一半导体区域(7)和第二半导体区域(8)在沟槽以条纹状延伸的第一方向(y方向)上以相互分离的方式周期性地配置。
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公开(公告)号：CN108028282B
公开(公告)日：2021-06-15
申请号：CN201680050672.0
申请日：2016-09-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 在碳化硅半导体基体的第一主面侧形成沟槽(16)，在碳化硅半导体基体的第一主面侧堆积n型碳化硅外延生长层(2)，在n型碳化硅外延生长层的表面设有n型高浓度区域(5)。另外，在n型碳化硅外延生长层(2)的表面选择性地设置第一p型基区(3)和第二p+型基区(4)，第二p+型基区(4)形成在沟槽(16)的底部。另外，n型高浓度区域(5)的深度比第一p型基区(3)和第二p+型基区(4)的深度深。由此，能够以简单的方法缓和沟槽底部的栅绝缘膜的电场强度，确保有源部的耐电压的同时使导通电阻下降。
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