公开(公告)号：CN105845713B

公开(公告)日：2020-11-27

申请号：CN201510887607.0

申请日：2015-12-07

Applicant: 富士电机株式会社

Inventor： 坂田敏明 ,  北村睦美

IPC: H01L29/06 ,  H01L21/336

Abstract: 本发明提供具有超结型构造的半导体装置。本发明的第1方面提供了一种半导体装置，该半导体装置具有由第1导电型柱和第2导电型柱构成的超结型构造，其中包括PN比从超结型构造的第1面侧向第2面侧增加的超结型构造的第1区域，以及与第1区域相接并且与半导体装置的沟道区域相邻的超结型构造的第2区域，第2区域中的PN比小于第1区域的第2面侧端部中的PN比，并且，第2区域的厚度薄于第1区域的厚度。

公开(公告)号：CN103493207B

公开(公告)日：2016-03-09

申请号：CN201280018575.5

申请日：2012-05-28

Applicant: 富士电机株式会社

Inventor： 曹大为 ,  北村睦美 ,  田村隆博 ,  大西泰彦

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7827 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/7811

Abstract: 半导体区域在平行pn层中交替排列，在所述平行pn层中，n型区和p型区沿与半导体基板的主面平行的方向交替排列。边缘终止区中的第二平行pn层（微细SJ单元（12E））的n漂移区（12c）与p分隔区（12d）之间的间距是活性区域中的第一平行pn层（主SJ单元（12））的n漂移区（12a）与p分隔区（12b）之间的间距的三分之二。在俯视下具有矩形形状的半导体基板的四个角上的主SJ单元（12）与微细SJ单元（12E）之间的边界上，主SJ单元（12）的两个相邻端部与微细SJ单元（12E）的三个相邻端部相对。由此，能减小工艺偏差的影响，并能减少微细SJ单元（12E）的n漂移区（12c）与p分隔区（12d）之间的相互扩散。

公开(公告)号：CN113454789A

公开(公告)日：2021-09-28

申请号：CN202080011718.4

申请日：2020-08-04

Applicant: 富士电机株式会社

Inventor： 大井幸多 ,  伊仓巧裕 ,  樱井洋辅 ,  北村睦美 ,  小野泽勇一 ,  加藤由晴 ,  安喰彻

IPC: H01L29/739 ,  H01L29/06

Abstract: 提供一种半导体装置，其具备：第一导电型的漂移区，其设置于半导体基板；以及第一导电型的缓冲区，其设置于漂移区与半导体基板的下表面之间，并在半导体基板的深度方向上具有3个以上的掺杂浓度比漂移区的掺杂浓度高的浓度峰，3个以上的浓度峰包含：最浅峰，其最接近半导体基板的下表面；高浓度峰，其配置于比最浅峰更远离半导体基板的下表面的位置；以及低浓度峰，其配置于比高浓度峰更远离半导体基板的下表面的位置，且掺杂浓度为高浓度峰的掺杂浓度的1/5以下。

公开(公告)号：CN103493207A

公开(公告)日：2014-01-01

申请号：CN201280018575.5

申请日：2012-05-28

Applicant: 富士电机株式会社

Inventor： 曹大为 ,  北村睦美 ,  田村隆博 ,  大西泰彦

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7827 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/7811

Abstract: 半导体区域在平行pn层中交替排列，在所述平行pn层中，n型区和p型区沿与半导体基板的主面平行的方向交替排列。边缘终止区中的第二平行pn层（微细SJ单元（12E））的n漂移区（12c）与p分隔区（12d）之间的间距是活性区域中的第一平行pn层（主SJ单元（12））的n漂移区（12a）与p分隔区（12b）之间的间距的三分之二。在俯视下具有矩形形状的半导体基板的四个角上的主SJ单元（12）与微细SJ单元（12E）之间的边界上，主SJ单元（12）的两个间距的端部与微细SJ单元（12E）的三个间距的端部相对。由此，能减小工艺偏差的影响，并能减少微细SJ单元（12E）的n漂移区（12c）与p分隔区（12d）之间的相互扩散。

公开(公告)号：CN103066125A

公开(公告)日：2013-04-24

申请号：CN201210403233.7

申请日：2012-10-19

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  大西泰彦 ,  北村睦美

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/08

CPC classification number: H01L29/0878 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/7811

Abstract: 提供了一种超结半导体器件，使用该半导体器件，击穿电压特性和电压降特性之间的权衡关系被显著改进，可能极大地改进元件周边部分的耐电荷性，且提高了长期的击穿电压可靠性。该超结半导体器件包括由构成超结半导体的n-型漂移区和p-型分隔区形成的平行pn层，这些pn层在施加有截止态电压时耗尽，且具有这样的结构：其中在围绕元件有源部分的环状元件周边部分中的第二平行pn层的重复节距小于元件有源部分中的第一平行pn层的重复节距，且元件周边部分包括在第二平行pn层表面上的低浓度n-型区，且在元件周边部分中的外周部分中的p-型分隔区的深度小于内周部分的p-型分隔区的深度。

公开(公告)号：CN102804386B

公开(公告)日：2016-07-06

申请号：CN201180007576.5

申请日：2011-01-28

Applicant: 富士电机株式会社

Inventor： 大西泰彦 ,  北村睦美 ,  杉祥夫 ,  武井学

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7813

Abstract: 平行p-n层（20）被设置为有源部分和n+漏区（11）之间的漂移层。平行p-n层（20）由反复交替接合的n型区（1）和p型区（2）构成。n型高浓度区（21）设置在n型区（1）的第一主表面侧。n型高浓度区（21）的杂质浓度高于设置在n型区（1）的第二主表面侧的n型低浓度区（22）的杂质浓度。n型高浓度区（21）的杂质浓度大于或等于n型低浓度区（22）的杂质浓度的1.2倍且小于或等于其3倍、优选大于或等于其1.5倍且小于或等于其2.5倍。同样，n型高浓度区（21）的厚度小于或等于n型区（1）中的与p型区（2）相邻的区域的厚度的1/3、优选大于或等于其1/8且小于或等于其1/4。

公开(公告)号：CN102804386A

公开(公告)日：2012-11-28

申请号：CN201180007576.5

申请日：2011-01-28

Applicant: 富士电机株式会社

Inventor： 大西泰彦 ,  北村睦美 ,  杉祥夫 ,  武井学

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7813

Abstract: 平行p-n层（20）被设置为有源部分和n+漏区（11）之间的漂移层。平行p-n层（20）由反复交替接合的n型区（1）和p型区（2）构成。n型高浓度区（21）设置在n型区（1）的第一主表面侧。n型高浓度区（21）的杂质浓度高于设置在n型区（1）的第二主表面侧的n型低浓度区（22）的杂质浓度。n型高浓度区（21）的杂质浓度大于或等于n型低浓度区（22）的杂质浓度的1.2倍且小于或等于其3倍、优选大于或等于其1.5倍且小于或等于其2.5倍。同样，n型高浓度区（21）的厚度小于或等于n型区（1）中的与p型区（2）相邻的区域的厚度的1/3、优选大于或等于其1/8且小于或等于其1/4。

公开(公告)号：CN101931007B

公开(公告)日：2012-08-08

申请号：CN201010207349.4

申请日：2010-06-18

Applicant: 富士电机株式会社

Inventor： 北村睦美 ,  武井学

IPC: H01L29/78 ,  H01L29/06

Abstract: 本发明提供一种半导体装置，其能够在活性区和终端区改变单位单元的间距的情况下在其过渡区的单位单元内实现电荷平衡，从而能够防止耐压降低。将过渡区(22)的p隔离区域的形状相对于活性区(21)和终端区(23)改变，在活性区(21)、过渡区(22)和终端区(23)的各p隔离区域(4a)、(4b)、(4c)和n漂移区域(3)取得电荷平衡，由此实现防止耐压降低。

公开(公告)号：CN109755239B

公开(公告)日：2023-10-03

申请号：CN201811123099.9

申请日：2018-09-26

Applicant: 富士电机株式会社

Inventor： 北村睦美 ,  白川彻

IPC: H01L27/06

Abstract: 本发明提供一种半导体装置，具备：半导体基板，其具有第一导电型的漂移区；阴极区，其形成于半导体基板的下表面；二极管部，其在半导体基板的下表面形成有阴极区；第一虚设沟槽部，其从半导体基板的上表面设置到漂移区，且一部分设置于二极管部，另一部分设置于二极管部外，在半导体基板的上表面以沿着预定的延伸方向延伸且连续的方式从二极管部设置到二极管部外；以及第一引出部，其设置于半导体基板的上表面，在二极管部外与第一虚设沟槽部电连接。

公开(公告)号：CN109755239A

公开(公告)日：2019-05-14

申请号：CN201811123099.9

申请日：2018-09-26

Applicant: 富士电机株式会社

Inventor： 北村睦美 ,  白川彻

IPC: H01L27/06

Abstract: 本发明提供一种半导体装置，具备：半导体基板，其具有第一导电型的漂移区；阴极区，其形成于半导体基板的下表面；二极管部，其在半导体基板的下表面形成有阴极区；第一虚设沟槽部，其从半导体基板的上表面设置到漂移区，且一部分设置于二极管部，另一部分设置于二极管部外，在半导体基板的上表面以沿着预定的延伸方向延伸且连续的方式从二极管部设置到二极管部外；以及第一引出部，其设置于半导体基板的上表面，在二极管部外与第一虚设沟槽部电连接。