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公开(公告)号：CN110069420A
公开(公告)日：2019-07-30
申请号：CN201910001589.X
申请日：2014-04-02
Applicant: 太阳诱电株式会社
IPC: G06F12/0811 , G06F12/084 , G06F12/0888 , G11C8/18 , G11C11/418
Abstract: 本发明涉及一种半导体装置。本发明的半导体装置抑制系统单芯片器件中的存储器存取的耗电。本发明是一种系统单芯片器件，其特征在于具备：处理器，与时钟同步地执行运算处理；存储部，与所述时钟非同步地动作；以及地址转换检测部，对从所述处理器输出到所述存储部的地址的转换进行检测；且所述地址转换检测部当检测出所述地址的转换时，使所述存储部的字线有效。
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公开(公告)号：CN104205639B
公开(公告)日：2019-07-23
申请号：CN201380016484.2
申请日：2013-02-14
Applicant: 太阳诱电株式会社
IPC: H03K19/177
CPC classification number: H03K19/17728 , G06F11/277 , H03K19/003 , H03K19/17732 , H03K19/1776
Abstract: 本发明提供一种可再构成的半导体装置。本发明提供一种半导体装置，包括配置成阵列状的多个电路单元，所述各电路单元包括模拟数字转换器、数字模拟转换器、及运算放大器，由所述电路单元的模拟数字转换器、数字模拟转换器及运算放大器对作为再构成对象的模拟电路分割为多个功能模块，并对功能模块进行电路构成，且将该电路构成的多个电路单元中的任一个互相以模拟开关连接，由此构成所述再构成对象的模拟电路。
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公开(公告)号：CN105191139B
公开(公告)日：2018-12-07
申请号：CN201480018307.2
申请日：2014-04-02
Applicant: 太阳诱电株式会社
IPC: H03K19/173 , H03K19/177
Abstract: 本发明可提供一种面积小且重构性高的可重构逻辑器件。本发明是一种可重构逻辑器件，具有多个多查找表单元，且根据构成数据信息而构成多个逻辑电路，且各个多查找表单元具备：构成存储器，存储构成数据；数据输入线；数据输出线；以及可重构逻辑多路复用器，响应所述构成数据而选择性地使从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合，及/或，响应所述构成数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出；且利用所述数据输入线及所述数据输出线将邻近的所述多查找表连接。
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公开(公告)号：CN102948077B
公开(公告)日：2016-03-09
申请号：CN201180028965.6
申请日：2011-06-13
Applicant: 太阳诱电株式会社
IPC: H03K19/173
CPC classification number: G11C8/10 , G11C7/00 , H03K19/1776 , H03K19/17796
Abstract: 本发明的课题是试图减少构成所希望的逻辑电路的存储元件块的总量。本发明提供一种半导体装置，包括：N（N为2以上的整数）根地址线、N根数据线和多个存储部，各存储部具有地址译码器和多个存储元件，该地址译码器对从上述N根地址线输入的地址进行译码并向字线输出字选择信号，该多个存储元件连接于上述字线与数据线，分别存储构成真值表的数据，并根据从上述字线输入的上述字选择信号，与上述数据线进行上述数据的输入输出，上述存储部的N根地址线分别连接于上述存储部的其他N个存储部的数据线，并且上述存储部的N根数据线分别连接于上述存储部的其他N个存储部的地址线。
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公开(公告)号：CN105051823B
公开(公告)日：2019-01-25
申请号：CN201480017645.4
申请日：2014-04-02
Applicant: 太阳诱电株式会社
IPC: G11C11/413 , H03K19/177
Abstract: 本发明涉及一种半导体装置。本发明的半导体装置抑制系统单芯片器件中的存储器存取的耗电。本发明是一种系统单芯片器件，其特征在于具备：处理器，与时钟同步地执行运算处理；存储部，与所述时钟非同步地动作；以及地址转换检测部，对从所述处理器输出到所述存储部的地址的转换进行检测；且所述地址转换检测部当检测出所述地址的转换时，使所述存储部的字线有效。
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Patent Agency Ranking
公开(公告)号：CN107078740A
公开(公告)日：2017-08-18
申请号：CN201580056708.1
申请日：2015-09-18
Applicant: 太阳诱电株式会社
IPC: H03K19/173
CPC classification number: H03K19/17728 , G06F9/5061 , G11C7/00 , G11C8/10 , G11C11/418 , G11C11/419 , H03K19/17736 , H03K19/17744 , H03K19/1776 , H04N19/00
Abstract: 本发明减少从CPU的主存储器存取，谋求数据处理的高速化。本发明提供可重构设备(20)，它与主存储器(600)连接，且可重构设备(20)具备利用地址线或数据线相互连接的多个逻辑部，各逻辑部具有：多条地址线；多条数据线；地址解码器，将从多条地址线的一部分输入的地址解码；以及存储单元阵列组件，具有由地址解码器的解码线所特定出的多个存储单元，且将从所特定出的存储单元读取的数据输出至数据线；存储单元阵列组件的地址线与主存储器的数据输出线(RD1)连接。
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公开(公告)号：CN105191139A
公开(公告)日：2015-12-23
申请号：CN201480018307.2
申请日：2014-04-02
Applicant: 太阳诱电株式会社
IPC: H03K19/173 , H03K19/177
CPC classification number: H03K19/17728 , G06F17/5054 , H03K19/17744 , H03K19/1776
Abstract: 本发明可提供一种面积小且重构性高的可重构逻辑器件。本发明是一种可重构逻辑器件，具有多个多查找表单元，且根据构成数据信息而构成多个逻辑电路，且各个多查找表单元具备：构成存储器，存储构成数据；数据输入线；数据输出线；以及可重构逻辑多路复用器，响应所述构成数据而选择性地使从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合，及/或，响应所述构成数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出；且利用所述数据输入线及所述数据输出线将邻近的所述多查找表连接。
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公开(公告)号：CN104520991A
公开(公告)日：2015-04-15
申请号：CN201380040723.8
申请日：2013-08-11
Applicant: 太阳诱电株式会社
IPC: H01L27/105 , H01L45/00 , H01L49/00
CPC classification number: H01L45/1206 , G11C13/0007 , G11C13/0097 , G11C16/0466 , H01L45/08 , H01L45/10 , H01L45/1226 , H01L45/146
Abstract: 本发明提供一种电阻变化存储器元件(20A)，其包括：电阻变化绝缘膜(8)；源极电极(17A)，其配置在所述电阻变化绝缘膜的第1主面上；漏极电极(18A)，其配置在所述第1主面上；及栅极电极(19A)，其配置在与所述第1主面上相向的所述电阻变化绝缘膜的第2主面上。
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公开(公告)号：CN105453436A
公开(公告)日：2016-03-30
申请号：CN201480044015.6
申请日：2014-08-22
Applicant: 太阳诱电株式会社
IPC: H03K19/177
CPC classification number: H03K19/1776 , G11C7/06 , G11C8/10 , H03K19/0948 , H03K19/17728 , H03K19/17736
Abstract: 本发明能够提供一种面积小的可重构逻辑器件。本发明所提供的逻辑器件具备多个存储元单元，所述多个存储元单元各自存储构成信息而构成为逻辑要素及/或连接要素；且多个存储元单元分别具有：一对逻辑用位线，对应于存储元列而配置；逻辑用字线；以及反相器部，与一对逻辑用位线连接；反相器部具有：第1CMOS，从一对逻辑用位线中的一个接收输入信号，并且具有第1MOS与第2MOS；以及第2CMOS，从一对逻辑用位线中的另一个接收输入信号，并且具有第3MOS及第4MOS；并且，反相器部将第1MOS与第3MOS的输出信号组即第1差动信号及第2MOS与第4MOS的输出信号组即第2差动信号作为逻辑用数据信号输出。
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公开(公告)号：CN104205639A
公开(公告)日：2014-12-10
申请号：CN201380016484.2
申请日：2013-02-14
Applicant: 太阳诱电株式会社
IPC: H03K19/177
CPC classification number: H03K19/17728 , G06F11/277 , H03K19/003 , H03K19/17732 , H03K19/1776
Abstract: 本发明提供一种可再构成的半导体装置。本发明提供一种半导体装置，包括配置成阵列状的多个电路单元，所述各电路单元包括模拟数字转换器、数字模拟转换器、及运算放大器，由所述电路单元的模拟数字转换器、数字模拟转换器及运算放大器对作为再构成对象的模拟电路分割为多个功能模块，并对功能模块进行电路构成，且将该电路构成的多个电路单元中的任一个互相以模拟开关连接，由此构成所述再构成对象的模拟电路。
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