公开(公告)号：CN104866678A

公开(公告)日：2015-08-26

申请号：CN201510289075.0

申请日：2015-06-01

Applicant: 复旦大学

Inventor： 来金梅 ,  方浩帅 ,  杨萌 ,  王健

IPC: G06F17/50

Abstract: 本发明属于电子技术领域，具体为一种FPGA时序约束布局方法。本发明针对输入输出延时约束与端口路径延时约束。对于输入输出延时约束，本发明提出一种递归搜索算法进行输入端口到触发器（或触发器到输出端口）的路径搜索，当搜索到触发器Q顶点时，使用延时分类路径存储方法进行路径保存；对于端口路径约束，本发明对所约束的输入端口进行正向拓扑排序，对所约束的输出端口进行反向拓扑排序，对两者求交集得到约束路径，并设计了该类约束的路径延时增量式计算策略。本发明提出的方法能够很好的处理这两类时序约束的路径存储与延时计算问题，能够指导布局引擎进行时序路径约束布局。

公开(公告)号：CN104866678B

公开(公告)日：2017-12-29

申请号：CN201510289075.0

申请日：2015-06-01

Applicant: 复旦大学

Inventor： 来金梅 ,  方浩帅 ,  杨萌 ,  王健

IPC: G06F17/50

Abstract: 本发明属于电子技术领域，具体为一种FPGA时序约束布局方法。本发明针对输入输出延时约束与端口路径延时约束。对于输入输出延时约束，本发明提出一种递归搜索算法进行输入端口到触发器（或触发器到输出端口）的路径搜索，当搜索到触发器Q顶点时，使用延时分类路径存储方法进行路径保存；对于端口路径约束，本发明对所约束的输入端口进行正向拓扑排序，对所约束的输出端口进行反向拓扑排序，对两者求交集得到约束路径，并设计了该类约束的路径延时增量式计算策略。本发明提出的方法能够很好的处理这两类时序约束的路径存储与延时计算问题，能够指导布局引擎进行时序路径约束布局。