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公开(公告)号：CN101969030B
公开(公告)日：2012-06-20
申请号：CN201010278004.8
申请日：2005-09-29
IPC: H01L21/336 , H01L21/265
CPC classification number: H01L29/6659 , H01L21/26506 , H01L21/28052 , H01L21/28079 , H01L21/7624 , H01L29/1045 , H01L29/165 , H01L29/4933 , H01L29/495 , H01L29/665 , H01L29/6653 , H01L29/66545 , H01L29/6656 , H01L29/66628 , H01L29/66636 , H01L29/7848
Abstract: 本发明涉及一种场效应晶体管FET(10)，其包括栅极叠层(29)，一对设置在所述栅极叠层(29)的侧壁上的第一隔离体(32)以及一对设置在所述栅极叠层(29)的相对两侧并与栅极叠层相隔第一距离的单晶半导体合金区(39)。所述FET(10)的源区和漏区(24)至少部分设置在所述半导体合金区(39)中，并由所述第一隔离体(32)对中的相应隔离体与所述栅极叠层(29)间隔开第二距离，所述第二距离可以不同于所述第一距离。
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公开(公告)号：CN1993819B
公开(公告)日：2011-07-20
申请号：CN200580026074.1
申请日：2005-08-04
Applicant: 国际商业机器公司
Inventor： 斯蒂芬·W.·贝戴尔 , 陈华杰 , 基思·福格尔 , 赖安·M.·米切尔 , 德温德拉·K.·萨达纳
IPC: H01L21/36 , H01L21/20 , H01L31/117
CPC classification number: H01L29/1054 , H01L21/02381 , H01L21/0245 , H01L21/02507 , H01L21/02532
Abstract: 公开了一种用于在SiGe上形成应变硅层的方法，其中SiGe层具有改善的导热性。在第一淀积步骤中，在衬底(10)上淀积Si或者Ge的第一层(41)；在第二淀积步骤中，在所述第一层上淀积另一种元素的第二层(42)；重复所述第一淀积步骤和第二淀积步骤，以形成具有多个Si层和多个Ge层(41-44)的组合SiGe层(50)。各Si层和各Ge层各自的厚度依据所希望的组合SiGe层的组成比确定。所述组合SiGe层(50)的特征在于Si和Ge的数字化合金具有优于Si和Ge的无序合金的导热性。该方法可以进一步包括在组合SiGe层(50)上淀积Si层(61)的步骤，所述组合SiGe层的特征在于是松弛的SiGe层，而所述Si层(61)是应变硅层。为了在SiGe层中获得更好的导热性，所述第一层和所述第二层的淀积可以使得每一层都基本上由单一同位素组成。
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公开(公告)号：CN100562972C
公开(公告)日：2009-11-25
申请号：CN200480030752.7
申请日：2004-10-19
Applicant: 国际商业机器公司
Inventor： 德雷斯蒂·奇达姆巴拉奥 , 奥默·多库马西 , 陈华杰
IPC: H01L21/00 , H01L21/461 , H01L31/117 , H01L23/48
CPC classification number: H01L29/7848 , H01L21/3081 , H01L21/823807 , H01L21/823814 , H01L27/092 , H01L29/1054 , H01L29/66628 , H01L29/66636 , H01L2924/0002 , H01L2924/00
Abstract: 一种半导体器件和制造半导体器件的方法。所述半导体器件包括pFET和nFET的沟道。在pFET沟道的源极和漏极区中选择性地生长SiGe层，且在nFET沟道的源极和漏极区中选择性地生长Si:C层。SiGe和Si:C层匹配下面的Si层的晶格网络以产生应力分量。在一个实施例中，这导致在pFET沟道中的压应力分量和在nFET沟道中的拉应力分量。
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公开(公告)号：CN100428497C
公开(公告)日：2008-10-22
申请号：CN200480021901.3
申请日：2004-08-04
Applicant: 国际商业机器公司
Inventor： 陈华杰 , 杜里赛蒂·奇达姆巴拉奥 , 奥莱格·G.·格鲁斯晨科夫 , 安·L.·斯迪根 , 海宁·S.·杨
IPC: H01L31/0328 , H01L31/0336 , H01L21/336 , H01L21/8238
CPC classification number: H01L21/84 , H01L21/02532 , H01L21/02636 , H01L21/823807 , H01L21/823814 , H01L27/0922 , H01L27/1203 , H01L29/165 , H01L29/6656 , H01L29/66628 , H01L29/66636 , H01L29/7848
Abstract: 本发明提供了一种集成电路的p-型场效应晶体管(PFET)(10)和n-型场效应晶体管(NFET)(12)。经由仅设置在PFET(10)而不是NFET(12)的源极和漏极区(111)中的晶格错配半导体层例如硅锗，将第一应变施加到PFET(10)而不是NFET(12)的沟道区(20)中。本发明提供了一种PFET(10)和NFET(12)的制造方法。在这些区域中蚀刻沟槽，从而变成PFET的源极和漏极区(111)，使晶格错配的硅锗层(121)外延生长在其中，以便将应变施加到与其相邻的PFET的沟道区。使一层硅(14)生长在硅锗层(121)之上，由这层硅形成硅化物(68)，从而提供了低电阻的源极和漏极区(111)。
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公开(公告)号：CN1311546C
公开(公告)日：2007-04-18
申请号：CN200410060046.9
申请日：2004-06-25
Applicant: 国际商业机器公司
Inventor： 斯蒂文·W·比德尔 , 陈华杰 , 安东尼·G·多梅尼库奇 , 基思·E·福格尔 , 德文德拉·K·沙丹那
CPC classification number: H01L21/7624 , Y10S438/933 , Y10T428/12674
Abstract: 描述了一种制作高质量的、基本弛豫的绝缘体上SiGe衬底材料的方法，该衬底材料可用作应变Si层的衬底模板。具有很薄的上部Si层的绝缘体上硅衬底可用作压应变的SiGe层生长的模板。一旦SiGe层在足够高的温度下弛豫，位错运动的性质使得在埋层氧化物的行为是半粘滞性时，应变释放缺陷向下移动到薄Si层中。该薄Si层通过埋层氧化物/薄Si层界面的氧化被消耗。这可通过使用高温下的内氧化来实现。这样，初始的薄Si层在SiGe合金弛豫期间起牺牲缺陷吸收器的作用，之后可采用内氧化被消耗。
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Patent Agency Ranking
公开(公告)号：CN1799136A
公开(公告)日：2006-07-05
申请号：CN200480014971.6
申请日：2004-05-27
Applicant: 国际商业机器公司
Inventor： 斯蒂芬·W.·贝戴尔 , 陈华杰 , 安东尼·G.·多美尼古奇 , 基思·E.·佛格尔 , 理查德·J.·墨菲 , 德温德拉·K.·萨达纳
IPC: H01L21/762 , H01L21/20 , H01L21/324
CPC classification number: H01L21/26506 , H01L21/324 , H01L21/7624 , H01L21/76254 , H01L29/1054
Abstract: 提供了一种制造低缺陷的基本上弛豫的绝缘体上硅锗衬底材料的方法。此方法包括首先在存在于阻挡锗扩散的阻挡层(12)顶部的第一单晶硅层(14)的表面上形成含锗层(16)。然后在接近最终硅锗合金熔点且抑制堆垛层错缺陷形成同时保持锗的温度下执行加热步骤。此加热步骤使锗能够在整个第一单晶硅层和含锗层中相互扩散，从而在阻挡层顶部形成基本上弛豫的单晶硅锗层。而且，由于在接近最终硅锗合金熔点的温度下执行加热步骤，故存在于单晶硅锗层中由于弛豫而引起的缺陷被有效地从中清除。在一个实施方案中，加热步骤包括在大约1230－1320℃下执行大约2小时的氧化过程。此实施方案提供了具有最小表面凹坑和降低了的交叉影线的SGOI衬底。
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公开(公告)号：CN101032018B
公开(公告)日：2012-02-01
申请号：CN200580032811.9
申请日：2005-09-29
IPC: H01L21/8238 , H01L21/336
CPC classification number: H01L29/6659 , H01L21/26506 , H01L21/28052 , H01L21/28079 , H01L21/7624 , H01L29/1045 , H01L29/165 , H01L29/4933 , H01L29/495 , H01L29/665 , H01L29/6653 , H01L29/66545 , H01L29/6656 , H01L29/66628 , H01L29/66636 , H01L29/7848
Abstract: 提供了一种场效应晶体管(FET)(10)，其包括栅极叠层(29)，一对设置在所述栅极叠层(29)的侧壁上的第一隔离体(32)以及一对设置在所述栅极叠层(29)的相对两侧并与栅极叠层相隔第一距离的单晶半导体合金区(39)。所述FET(10)的源区和漏区(24)至少部分设置在所述半导体合金区(39)中，并由所述第一隔离体(32)对中的相应隔离体与所述栅极叠层(29)间隔开第二距离，所述第二距离可以不同于所述第一距离。所述FET(10)还可以包括设置在所述第一隔离体(32)上的第二隔离体(34)以及至少部分上覆盖所述半导体合金区(39)的硅化物区(40)，其中该硅化物区(40)被所述第一和第二隔离体(32,34)与所述栅极叠层(29)隔开。
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公开(公告)号：CN1985375B
公开(公告)日：2011-01-19
申请号：CN200480025955.7
申请日：2004-08-30
Applicant: 国际商业机器公司
Inventor： 奥马尔·多库马西 , 陈华杰 , 杜雷塞蒂·齐达姆巴拉奥 , S·杨海宁
IPC: H01L29/73
CPC classification number: H01L29/6653 , H01L21/26586 , H01L21/823807 , H01L21/823814 , H01L21/823835 , H01L21/823864 , H01L29/665 , H01L29/6656 , H01L29/7833 , H01L29/7848
Abstract: 本发明提供了这样的结构和方法，其中p-型场效应晶体管(PFET)和n-型场效应晶体管(NFET)每个都具有在第一半导体的单晶层中设置的沟道区，一应力以第一量值施加给PFET的沟道区，但不施加给NFET的沟道区。通过与第一半导体晶格失配的第二半导体施加该应力。第二半导体的层以距PFET的沟道区第一距离形成在PFET的源极区和漏极区和延伸区上，并以距NFET的沟道区的更大的第二距离形成在NFET的源极区和漏极区上，或者在NFET中根本不形成。
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公开(公告)号：CN100429760C
公开(公告)日：2008-10-29
申请号：CN200480019346.0
申请日：2004-05-28
Applicant: 国际商业机器公司
Inventor： 斯蒂芬·W.·贝德尔 , 陈华杰 , 基思·E.·佛格尔 , 德温得拉·K.·萨达纳
IPC: H01L21/762 , H01L21/306 , H01L21/20
CPC classification number: H01L21/7624 , H01L21/02381 , H01L21/02532 , H01L21/02664 , Y10T428/12674
Abstract: 本发明提供一种制造绝缘体上SiGe衬底的方法，其中采用晶格工程学除去SiGe厚度、GE含量和应变松弛之间的相互依赖性。该方法包括：提供绝缘体上SiGe衬底材料，其包括具有选择面内晶格参数、选择厚度参数和选择Ge含量参数的SiGe合金层，其中选择面内晶格参数具有恒定值，一个或两个其它参数，即厚度或Ge含量具有可调值；和调节一个或两个其他参数为最终选择值，同时保持面内晶格参数。所述调节是利用减薄工艺或热稀释工艺来实现的，这取决于是哪些参数是固定的和可调的。
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公开(公告)号：CN100346483C
公开(公告)日：2007-10-31
申请号：CN200410057601.2
申请日：2004-08-20
Applicant: 国际商业机器公司
Inventor： 陈华杰 , 布鲁斯·B·多利斯 , 菲利普·J·奥尔迪奇 , 王新琳 , 朱慧珑
IPC: H01L29/772 , H01L27/12 , H01L21/84
CPC classification number: H01L29/78696 , H01L29/1054 , H01L29/66772 , H01L29/78603 , H01L29/78618 , H01L29/78621 , H01L29/78684
Abstract: 场效应晶体管(FET)、包括FET的集成电路(IC)芯片。器件具有薄沟道，例如超薄(小于或等于10纳米(10nm))绝缘体上硅(SOI)层。源/漏区域位于薄沟道每一端的凹进中，比薄沟道厚得多(例如30nm)。源/漏扩展部分和相应的源/漏区域与FET栅和薄沟道自对准。
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