-
公开(公告)号：CN102622319B
公开(公告)日：2014-07-30
申请号：CN201210114651.4
申请日：2012-04-18
Applicant: 哈尔滨工业大学
IPC: G06F13/16
Abstract: 基于MPMC的高速存储器接口IP核的数据交换系统，涉及一种数据交换系统，以解决数据交换系统实现片外存储器访问的IP核资源利用率和数据吞吐率较低的问题。用户逻辑模块控制总线通过自定义UBus总线与接口IP核通信，接口IP核通过NPI总线与MPMC IP核通信，MPMC IP核与片外存储器通信；接口IP核包括读控制、选择和写控制模块，读控制模块第一控制总线和写控制模块第一控制总线各与自定义UBus总线连接，读控制模块第二控制总线与选择模块第一控制总线连接，写控制模块第二控制总线与选择模块第二控制总线连接；读控制模块第三控制总线和写控制模块第三控制总线分别与NPI总线连接。用于与片外存储器数据交换。
-
公开(公告)号：CN102761558A
公开(公告)日：2012-10-31
申请号：CN201210271243.X
申请日：2012-07-31
Applicant: 哈尔滨工业大学
IPC: H04L29/06
Abstract: 基于Xilinx FPGA和Treck协议栈的以太通信系统及其通信方法，涉及一种以太通信系统及其通信方法，属于通信领域。为了解决目前基于LwIP协议栈以太通信系统传输速率低且不稳定的问题。利用SOPC技术搭建基于Xilinx公司XC5VFX130T型号FPGA和Treck协议栈的以太通信系统，所述系统实现TCP/IP五层模型；Berkeley Sockets API函数以服务器-客户端模式建立FPGA和计算机的TCP连接时，基于上述系统的通信方法包括当FPGA作为客户端，计算机作为服务器，和当FPGA作为服务器，计算机作为客户端的两种通信方法。它用于信息传输。
-
公开(公告)号：CN102135951B
公开(公告)日：2013-09-11
申请号：CN201110053247.6
申请日：2011-03-07
Applicant: 哈尔滨工业大学
Abstract: 基于运行时重构的LS-SVM算法FPGA实现方法，涉及到时间预测和FPGA的应用技术领域。该方法在FPGA内设置静态逻辑区和重构区，在静态逻辑区采用PowerPC440作为系统主控器，采用例化为PLB设备的ICAP接口作为配置接口，采用内部的block RAM作为PowerPC440的程序和数据存储区；PowerPC440通过MPMC接口与DDR2RAM连接，用于控制DDR2RAM的数据的读写；重构区通过MPMC的NPI接口与DDR2RAM的连接，PowerPC440与重构区的命令和数据交互通过DDR2RAM进行；将LS-SVM算法训练过程中的核函数矩阵形成过程采用核函数矩阵计算IP模块实现，将最小二乘问题的求解过程采用最小二乘求解IP模块实现，所述两个模块通过重构技术分时载入FPGA进行运算，实现LS-SVM算法。本发明在FPGA的平台上实现了LS-SVM算法的硬件加速，能够实现任意规模样本的LS-SVM算法训练过程。
-
公开(公告)号：CN102622319A
公开(公告)日：2012-08-01
申请号：CN201210114651.4
申请日：2012-04-18
Applicant: 哈尔滨工业大学
IPC: G06F13/16
Abstract: 基于MPMC的高速存储器接口IP核的数据交换系统，涉及一种数据交换系统，以解决数据交换系统实现片外存储器访问的IP核资源利用率和数据吞吐率较低的问题。用户逻辑模块控制总线通过自定义UBus总线与接口IP核通信，接口IP核通过NPI总线与MPMC IP核通信，MPMC IP核与片外存储器通信；接口IP核包括读控制、选择和写控制模块，读控制模块第一控制总线和写控制模块第一控制总线各与自定义UBus总线连接，读控制模块第二控制总线与选择模块第一控制总线连接，写控制模块第二控制总线与选择模块第二控制总线连接；读控制模块第三控制总线和写控制模块第三控制总线分别与NPI总线连接。用于与片外存储器数据交换。
-
公开(公告)号：CN101794152A
公开(公告)日：2010-08-04
申请号：CN201010108885.9
申请日：2010-02-10
Applicant: 哈尔滨工业大学
IPC: G05B23/02
Abstract: 具有LVDS串行接口的嵌入式控制器及其控制方法，它涉及一种嵌入式控制器及其控制方法，它解决了目前尚无适用于复杂分布式测试系统的嵌入式控制器的问题。嵌入式控制器包括嵌入式计算机、第一FPGA和LVDS串行接口单元；所述嵌入式控制器的控制方法的过程为：当接收到外部其它计算机的调度指令时，执行调度指令；当接收到外部服务器的发送指令时，通过嵌入式计算机的LAN接口接收数据，并由第一FPGA将数据进行并串转换后通过LVDS串行接口单元输出，该方法还包括定时接收过程为：定时通过LVDS串行接口单元采集各外部功能模块的监测数据，然后由第一FPGA对数据进行串并转换后发送给嵌入式计算机，最后由嵌入式计算机通过LAN接口将数据上传。本发明适用于复杂分布式测试系统。
-
Patent Agency Ranking
公开(公告)号：CN102789424B
公开(公告)日：2014-12-10
申请号：CN201210244513.8
申请日：2012-07-16
Applicant: 哈尔滨工业大学
IPC: G06F12/02
Abstract: 基于FPGA的外扩DDR2的读写方法及基于FPGA的外扩DDR2颗粒存储器，属于存储介质领域，本发明为解决现有DDR2数据存储技术不具有通用性的问题。本发明对于高速数据采集、高速通讯和数字信号处理中产生的大批量的数据，通过FPGA的处理和转换，存储在大容量的DDR2存储单元中，并在提出请求时读出。存储和读取的控制信号由FPGA中的DDR2控制逻辑完成，当外部器件或FPGA中其他逻辑模块提出读写请求时，DDR2控制逻辑将请求信号转换为DDR2颗粒的控制信号，并且将读写数据和地址进行相应的转换，与DDR2进行数据交换。硬件设计的核心部分为FPGA内部的逻辑设计，该部分采用Verilog语言实现。
-
公开(公告)号：CN103561116A
公开(公告)日：2014-02-05
申请号：CN201310589385.5
申请日：2013-11-20
Applicant: 哈尔滨工业大学
Abstract: 可重构PXI串行通讯卡及采用该通讯卡实现远程重构的方法，涉及PXI可重构串行通讯技术。它为了解决PXI3U板卡通用性差、且维护不方便的问题。本发明的可重构仪器平台与功能板之间采用栈接的方式连接，功能板设置在可重构仪器平台的背面且可拆卸，连接信号为FPGA的I/O信号。在建立完整的网络服务器后，FPGA接收远程配置计算机发来的配置文件。本发明能够通过重构功能解决不同通讯协议卡数目多、系统集成难度大、成本高的问题，实现不同协议的串行通讯功能，具有灵活性高、通用性强、易升级等优点。本发明适用于测试或其他系统。
-
公开(公告)号：CN101794152B
公开(公告)日：2012-09-19
申请号：CN201010108885.9
申请日：2010-02-10
Applicant: 哈尔滨工业大学
IPC: H04L12/40
Abstract: 具有LVDS串行接口的嵌入式控制器及其控制方法，它涉及一种嵌入式控制器及其控制方法，它解决了目前尚无适用于复杂分布式测试系统的嵌入式控制器的问题。嵌入式控制器包括嵌入式计算机、第一FPGA和LVDS串行接口单元；所述嵌入式控制器的控制方法的过程为：当接收到外部其它计算机的调度指令时，执行调度指令；当接收到外部服务器的发送指令时，通过嵌入式计算机的LAN接口接收数据，并由第一FPGA将数据进行并串转换后通过LVDS串行接口单元输出，该方法还包括定时接收过程为：定时通过LVDS串行接口单元采集各外部功能模块的监测数据，然后由第一FPGA对数据进行串并转换后发送给嵌入式计算机，最后由嵌入式计算机通过LAN接口将数据上传。本发明适用于复杂分布式测试系统。
-
公开(公告)号：CN104699458A
公开(公告)日：2015-06-10
申请号：CN201510144307.3
申请日：2015-03-30
Applicant: 哈尔滨工业大学
IPC: G06F9/30
Abstract: 定点向量处理器及其向量数据访存控制方法，涉及一种用于在线时间序列预测的向量处理器。是为了解决现有的向量处理器无法针对特定方法进行优化导致的通用性不强和不能满足在线计算的需求的问题。本发明所述的定点向量处理器，包括程序计数器、微码存储器、向量存储器、算术逻辑单元和数据控制单元。通过前述定点向量处理器的各个模块之间的信号处理流程，构成完整的定点向量处理器。通过异构ALU设计，每个数据通路的ALU结构可以根据计算需要灵活的改变，实现指令集的灵活配置。适用于复杂计算需求的场合。
-
公开(公告)号：CN102789424A
公开(公告)日：2012-11-21
申请号：CN201210244513.8
申请日：2012-07-16
Applicant: 哈尔滨工业大学
IPC: G06F12/02
Abstract: 基于FPGA的外扩DDR2的读写方法及基于FPGA的外扩DDR2颗粒存储器，属于存储介质领域，本发明为解决现有DDR2数据存储技术不具有通用性的问题。本发明对于高速数据采集、高速通讯和数字信号处理中产生的大批量的数据，通过FPGA的处理和转换，存储在大容量的DDR2存储单元中，并在提出请求时读出。存储和读取的控制信号由FPGA中的DDR2控制逻辑完成，当外部器件或FPGA中其他逻辑模块提出读写请求时，DDR2控制逻辑将请求信号转换为DDR2颗粒的控制信号，并且将读写数据和地址进行相应的转换，与DDR2进行数据交换。硬件设计的核心部分为FPGA内部的逻辑设计，该部分采用Verilog语言实现。
-
-
-
-
-
-
-
-
-
Search Results
17
records
(took 0.024 seconds)
