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公开(公告)号：CN116345848A
公开(公告)日：2023-06-27
申请号：CN202310208909.5
申请日：2023-03-07
Applicant: 吉林大学
Abstract: 本发明公开了一种具有均流结构的多相并联的双相BUCK电路及其均流方法，属于电子电路技术领域，所述双相BUCK电路包括低压差线性稳压器、BUCK模块、时钟模块、相位控制模块、电流平均模块、电流共享模块、误差修正模块及PWM模块，所述BUCK模块用于输出采样电流信号ICS给电流平均模块及误差修正模块，电流平均模块用于对采样电流信号进行取平均值处理，并发送给电流共享模块及误差修正模块。本发明通过主从模块的设置与平均电流自动均流的结合，从而提高电压环并联控制器的均流精度；所述双相BUCK电路内集成有两路控制器，使用户在两相并联需求下使用更少的面积和更低的成本；并支持多芯片并联以满足更大的负载电流需求。
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公开(公告)号：CN113054997B
公开(公告)日：2022-08-19
申请号：CN201911360550.3
申请日：2019-12-26
Applicant: 吉林大学
IPC: H03L7/089
Abstract: 本发明提供了一种快锁定的延时锁相环电路，属于集成电路技术领域，包括鉴频鉴相器、电荷泵、低通滤波器、压控延时线以及倍频电路。参考时钟和反馈时钟进入PFD中，PFD将参考时钟和反馈时钟之间的相位差转化为时钟周期为常数的脉冲信号up、down，CP与LPF进一步将脉冲信号up、down转化为稳定的控制信号vc。vc不但控制参考时钟在VCDL中的延迟时间，而且反馈回电荷泵，调整电荷泵的电流大小，这样经过有限个时钟周期后，参考时钟和反馈时钟之间的相位差为0，从而达到锁相的目的。当延时锁相环锁定之后，可以将VCDL的输出信号接入倍频电路，获得倍频信号。
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公开(公告)号：CN110958019B
公开(公告)日：2023-06-20
申请号：CN201911323460.7
申请日：2019-12-20
Applicant: 吉林大学
Abstract: 本发明公开了一种基于DLL的三级TDC，属于集成电路技术领域，包括粗计数、中间级计数、细计数及延时锁相环；本发明的基于DLL的三级TDC在实现52μs的动态范围的同时，实现了10ps的高量化精度，既兼容宽动态范围与高量化精度，又降低了面积消耗；中间级计数边沿检测器将中间级计数相对应的时钟CLK的上升沿提取出来，避免了对时钟CLK进行延时，降低了功耗；细计数边沿检测器，采用多路选择器来实现，避免了因DFF带来的亚稳态问题；本发明采用的边沿检测器中引入延时校正，能够将各级TDC完美衔接，避免粗量化到细量化传输延时的产生；本发明采用的Encoder将温度计码转化成格雷码，大大提高了译码准确性，DLL的使用提高了测量的准确性和稳定性，提高了TDC的抗干扰能力。
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公开(公告)号：CN108827353B
公开(公告)日：2020-06-02
申请号：CN201810710673.4
申请日：2018-07-03
Applicant: 吉林大学
Abstract: 本发明公开了一种伪随机码与增量码的同步方法，属于角度测量技术领域，当正弦信号正好在0°附近时，A信号处在上升沿，可能存在“高”或“低”两种可能，如果判断为“高”，则按照正弦信号在0‑180°区间内读M信号，作为此时的绝对位置信息，反之按照正弦信号在180‑360°区间内读N信号，并将N信号向左移一位，作为此时的绝对位置信息。本发明采用两个光电探测器对应一位伪随机码的机制，在误差不大于1/4个周期的范围内，不需要复杂的判别机制，可以直接进行绝对位置信息的读取。本发明的方法不需要寻找伪随机码的首位，读码机制更简单、速度更快。
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公开(公告)号：CN109978161A
公开(公告)日：2019-07-05
申请号：CN201910268608.5
申请日：2019-04-04
Applicant: 吉林大学
Abstract: 本发明公开了一种通用的卷积‑池化同步处理卷积核系统，属于机器学习中卷积神经网络加速技术领域。针对现有的机器学习方法采用软件实现，存在计算能力有限，成本较高等问题，本发明采用硬件设计实现机器学习，以卷积‑池化同步处理的方式来实现对卷积神经网络进行加速的目的，能够在准确率不改变的前提下，能够快速、低功耗、高效率的实现机器学习。现有的卷积神经网络通常的卷积核为固定大小，不能够适应各种设计需要，本发明中的卷积核，能够改变卷积核大小、步长等参数，能够适应各种情况下的设计需要。
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Patent Agency Ranking
公开(公告)号：CN110932714B
公开(公告)日：2023-05-16
申请号：CN201911306254.5
申请日：2019-12-18
Applicant: 吉林大学
IPC: H03K19/0175
Abstract: 本发明提供了一种基于SUBLVDS技术的高速传输接口电路，属于集成电路技术领域。电路主要包括三部分：单端转差分模块，输入缓冲模块和共模反馈输出驱动模块。用于实现将芯片内部的单端信号转换成满足SUBLVDS协议标准的一对低压差分信号高速输出到片外。本发明节可在1.2V低压下工作，输出摆幅150mV，传输速度快，可用于高频信号传输。同时采用摆率补偿结构的驱动器电路，并加入了可调节的内部终端电阻，大大提高了电路的阻抗匹配性能并极大减少了传输信号的过冲和振铃现象，提高传输质量。电路内部形成共模反馈回路，使输出共模稳定，输出信号能被稳定接收。
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公开(公告)号：CN109978161B
公开(公告)日：2022-03-04
申请号：CN201910268608.5
申请日：2019-04-04
Applicant: 吉林大学
Abstract: 本发明公开了一种通用的卷积‑池化同步处理卷积核系统，属于机器学习中卷积神经网络加速技术领域。针对现有的机器学习方法采用软件实现，存在计算能力有限，成本较高等问题，本发明采用硬件设计实现机器学习，以卷积‑池化同步处理的方式来实现对卷积神经网络进行加速的目的，能够在准确率不改变的前提下，能够快速、低功耗、高效率的实现机器学习。现有的卷积神经网络通常的卷积核为固定大小，不能够适应各种设计需要，本发明中的卷积核，能够改变卷积核大小、步长等参数，能够适应各种情况下的设计需要。
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公开(公告)号：CN110083563B
公开(公告)日：2022-10-28
申请号：CN201910255693.1
申请日：2019-04-01
Applicant: 吉林大学
IPC: G06F13/40
Abstract: 本发明公开了一种基于循环优先级实现公平仲裁的仲裁电路，属于集成电路技术领域，由若干个仲裁单元构成，所述仲裁单元包括优先级选择单元、请求产生单元及应答产生单元，该电路通过引入计数器，利用计数器交替产生0和1的特点，判断出了奇偶次冲突，并利用输出结果控制强制拉高或拉低以干扰RS触发器的亚稳态，使整个电路的延时降低。同时两个开关同时作用确保了电路的稳定性，双向确保了亚稳态性被干扰，不会出现结果不定的情况，极大地增强了电路的鲁棒性。整体电路减少了门级电路的个数，减少了延时模块的使用，极大地降低了功耗，减少了延迟，减少了电路面积，实现了低功耗，少延迟，面积小性能稳定的公平仲裁电路。
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公开(公告)号：CN110083563A
公开(公告)日：2019-08-02
申请号：CN201910255693.1
申请日：2019-04-01
Applicant: 吉林大学
IPC: G06F13/40
Abstract: 本发明公开了一种基于循环优先级实现公平仲裁的仲裁电路，属于集成电路技术领域，由若干个仲裁单元构成，所述仲裁单元包括优先级选择单元、请求产生单元及应答产生单元，该电路通过引入计数器，利用计数器交替产生0和1的特点，判断出了奇偶次冲突，并利用输出结果控制强制拉高或拉低以干扰RS触发器的亚稳态，使整个电路的延时降低。同时两个开关同时作用确保了电路的稳定性，双向确保了亚稳态性被干扰，不会出现结果不定的情况，极大地增强了电路的鲁棒性。整体电路减少了门级电路的个数，减少了延时模块的使用，极大地降低了功耗，减少了延迟，减少了电路面积，实现了低功耗，少延迟，面积小性能稳定的公平仲裁电路。
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公开(公告)号：CN113054997A
公开(公告)日：2021-06-29
申请号：CN201911360550.3
申请日：2019-12-26
Applicant: 吉林大学
IPC: H03L7/089
Abstract: 本发明提供了一种快锁定的延时锁相环电路，属于集成电路技术领域，包括鉴频鉴相器、电荷泵、低通滤波器、压控延时线以及倍频电路。参考时钟和反馈时钟进入PFD中，PFD将参考时钟和反馈时钟之间的相位差转化为时钟周期为常数的脉冲信号up、down，CP与LPF进一步将脉冲信号up、down转化为稳定的控制信号vc。vc不但控制参考时钟在VCDL中的延迟时间，而且反馈回电荷泵，调整电荷泵的电流大小，这样经过有限个时钟周期后，参考时钟和反馈时钟之间的相位差为0，从而达到锁相的目的。当延时锁相环锁定之后，可以将VCDL的输出信号接入倍频电路，获得倍频信号。
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