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公开(公告)号：CN105656461A
公开(公告)日：2016-06-08
申请号：CN201510666309.9
申请日：2015-10-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K5/14
CPC classification number: H03K5/134 , H03K5/14 , H03K2005/00019 , H03K2005/00052 , H03K2005/00195
Abstract: 本发明提供了一种延迟线电路，包括被配置为接收输入信号并且提供第一输出信号的多个延迟单元。多个延迟单元被配置为基于从延迟线控制器接收的第一指令选择性地反转或中继输入信号。相位内插单元包括基于从延迟线控制器接收的第二指令选择性地在相位内插单元中添加速度控制单元的偏移单元。相位内插单元进一步被配置为接收第一输出信号并提供第二输出信号。本发明还提供了延迟线电路的操作方法。
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公开(公告)号：CN104868905A
公开(公告)日：2015-08-26
申请号：CN201410206711.4
申请日：2014-05-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
CPC classification number: H03K19/018507 , H03K5/13 , H03K17/687 , H03K19/018521 , H03K2005/00013 , H03K2005/00019
Abstract: 本发明提供了一种电路，包括：第一电源节点，被配置为承载电压K·VDD；第二电源节点，被配置为承载零参考电平；输出节点；K个P型晶体管，串联连接在第一电源节点和输出节点之间；以及K个N型晶体管，串联连接在第二电源节点和输出节点之间。K个P型晶体管的栅极被配置为接收按照一个或多个源-栅电压的绝对值或者漏-栅电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平的偏置信号。K个N型晶体管的栅极被配置为接收按照一个或多个栅-源电压或栅-漏电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平的偏置信号。本发明提供了一种输入/输出电路。
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公开(公告)号：CN103514834A
公开(公告)日：2014-01-15
申请号：CN201310116389.1
申请日：2013-04-03
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G09G3/3233 , G09G3/3406 , G09G2300/0809 , G09G2300/0819 , G09G2300/0842 , G09G2320/0233 , G09G2320/0295 , G09G2320/045 , G09G2330/028
Abstract: 本发明涉及用于显示器的像素，调节显示器的第一像素的电流值和/或第二像素的电流值，直到电流差值可接受为止。第一像素的电流值对应于第一像素的亮度级。第二像素的电流值对应于第二像素的亮度级。调节第一像素的电流值涉及调节第一像素的晶体管的阈值电压值。调节第二像素的电流值涉及调节第二像素的晶体管的阈值电压值。
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公开(公告)号：CN104868905B
公开(公告)日：2018-01-26
申请号：CN201410206711.4
申请日：2014-05-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
CPC classification number: H03K19/018507 , H03K5/13 , H03K17/687 , H03K19/018521 , H03K2005/00013 , H03K2005/00019
Abstract: 本发明提供了一种电路，包括：第一电源节点，被配置为承载电压K·VDD；第二电源节点，被配置为承载零参考电平；输出节点；K个P型晶体管，串联连接在第一电源节点和输出节点之间；以及K个N型晶体管，串联连接在第二电源节点和输出节点之间。K个P型晶体管的栅极被配置为接收按照一个或多个源‑栅电压的绝对值或者漏‑栅电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平的偏置信号。K个N型晶体管的栅极被配置为接收按照一个或多个栅‑源电压或栅‑漏电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平的偏置信号。本发明提供了一种输入/输出电路。
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公开(公告)号：CN105915210A
公开(公告)日：2016-08-31
申请号：CN201510575741.7
申请日：2015-09-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0944
CPC classification number: H03K5/1534 , H03K5/131 , H03K17/167 , H03K17/6872 , H03K19/00315 , H03K2005/00019 , H03K2005/00058
Abstract: 本发明提供了一种输入/输出电路。电路，包括：第一电源节点；输出节点；驱动器晶体管，连接在第一电源节点与输出节点之间；以及竞争电路。驱动器晶体管被配置为：响应于输入信号的第一类型的边沿而导通，以及响应于输入信号的第二类型的边沿而截止。驱动器晶体管具有源极、漏极和栅极，并且驱动器晶体管的源极与第一电源节点连接。竞争电路包括控制电路，该控制电路被配置为基于驱动器晶体管的栅极处的信号来生成控制信号；以及竞争晶体管，位于驱动器晶体管的漏极与第二电压之间。竞争晶体管具有被配置为接收控制信号的栅极。
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Patent Agency Ranking
公开(公告)号：CN105322941A
公开(公告)日：2016-02-10
申请号：CN201410808386.9
申请日：2014-12-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0175
CPC classification number: H03K19/018507 , H03K19/0185 , H03K19/018521
Abstract: 本发明提供了电平位移装置，包括第一电容器，第一电容器的第一侧被配置为接收第一电压。电平位移装置还包括被配置为接收第一电压的边沿检测器。电平位移装置还包括连接至第一电容器的第二侧的输出反相器，输出反相器被配置为输出电平位移装置的电压电平位移信号。电平位移装置还包括锁存器回路，锁存器回路被配置为将输出信号反馈至输出反相器的输入端，其中，边沿检测器被配置为选择性地中断输出信号至输出反相器的输入端的反馈。本发明还提供了一种使用电平位移装置的方法。
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公开(公告)号：CN104868885A
公开(公告)日：2015-08-26
申请号：CN201410206668.1
申请日：2014-05-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K5/14
CPC classification number: H03K5/14 , H03K5/133 , H03K2005/00019 , H03K2005/00071
Abstract: 本发明提供了一种延迟线电路，包括多个延迟单元，多个延迟单元配置为接收输入信号并改变输入信号以产生第一输出信号。延迟线电路也包括可变延迟线单元，可变延迟线单元包括：输入端，配置为接收第一输出信号；输出端，配置为输出第二输出信号；第一线，位于输入端和输出端之间，第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器；第二线，位于输入端和输出端之间，第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器。延迟线电路也配置为通过第一线或第二线选择性地传输接收的第一输出信号。本发明提供了具有可变延迟线单元的延迟线电路。
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公开(公告)号：CN105915208B
公开(公告)日：2019-01-11
申请号：CN201510573780.3
申请日：2015-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/082 , H03K5/135
Abstract: 本发明的实施例提供了一种锁存器电路，包括：第一输入节点；第二输出节点；第一输出节点；第二输出节点；第一开关器件，耦接在第一输出节点与第二输出节点之间；以及第一放大电路，与第一输入节点、第二输入节点、第一输出节点和第二输出节点耦接。第一开关器件被配置为：响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开。第一放大电路被配置为：响应于时钟信号的第一状态，基于第一输入节点和第二输入节点的电压电平，在第一开关器件的两端之间产生电压差值。本发明还提供了一种操作锁存器电路的方法。
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公开(公告)号：CN105915208A
公开(公告)日：2016-08-31
申请号：CN201510573780.3
申请日：2015-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/082 , H03K5/135
CPC classification number: H03K3/356104
Abstract: 本发明的实施例提供了一种锁存器电路，包括：第一输入节点；第二输出节点；第一输出节点；第二输出节点；第一开关器件，耦接在第一输出节点与第二输出节点之间；以及第一放大电路，与第一输入节点、第二输入节点、第一输出节点和第二输出节点耦接。第一开关器件被配置为：响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开。第一放大电路被配置为：响应于时钟信号的第一状态，基于第一输入节点和第二输入节点的电压电平，在第一开关器件的两端之间产生电压差值。本发明还提供了一种操作锁存器电路的方法。
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公开(公告)号：CN103514834B
公开(公告)日：2016-06-08
申请号：CN201310116389.1
申请日：2013-04-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G09G3/3233 , G09G5/10
CPC classification number: G09G3/3233 , G09G3/3406 , G09G2300/0809 , G09G2300/0819 , G09G2300/0842 , G09G2320/0233 , G09G2320/0295 , G09G2320/045 , G09G2330/028
Abstract: 本发明涉及用于显示器的像素，调节显示器的第一像素的电流值和/或第二像素的电流值，直到电流差值可接受为止。第一像素的电流值对应于第一像素的亮度级。第二像素的电流值对应于第二像素的亮度级。调节第一像素的电流值涉及调节第一像素的晶体管的阈值电压值。调节第二像素的电流值涉及调节第二像素的晶体管的阈值电压值。
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