公开(公告)号：CN113488369A

公开(公告)日：2021-10-08

申请号：CN202110759075.8

申请日：2021-07-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王健宇 ,  林鸿彬 ,  洪士平 ,  陈诗豪 ,  吕祯祥 ,  李秉中

IPC: H01J37/32 ,  H01L21/67

Abstract: 一种用于等离子体刻蚀机的边缘环可包括环形底部部分及环形顶部部分，环形底部部分具有开口，开口的大小适于接纳用于支撑半导体装置的静电吸盘，环形顶部部分成一体地连接到环形底部部分的第一顶部。边缘环可包括环形倒角部分，环形倒角部分成一体地连接到环形底部部分的第二顶部且成一体地连接到环形顶部部分的一侧。环形倒角部分可包括从开口沿径向向外倾斜小于九十度的内表面。

公开(公告)号：CN105529357B

公开(公告)日：2018-11-09

申请号：CN201510559557.3

申请日：2015-09-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张哲诚 ,  林志翰 ,  林志忠 ,  陈诗豪 ,  林木沧 ,  张永融

IPC: H01L29/66 ,  H01L29/10 ,  H01L29/78

Abstract: 本发明公开了半导体器件及其形成方法。该方法包括接收衬底，衬底具有有源鳍、位于有源鳍上方的氧化物层、位于氧化物层上方的伪栅极堆叠件以及位于氧化物层上方和伪栅极堆叠件的侧壁上的间隔件部件。该方法还包括去除伪栅极堆叠件，从而产生第一沟槽；蚀刻第一沟槽中的氧化物层，从而产生位于间隔件部件下方的空腔；在第一沟槽和空腔中沉积介电材料；以及蚀刻第一沟槽以暴露出有源鳍，从而在空腔中留下介电材料的第一部分。本发明的实施例还涉及用于FinFET的方法和结构。

公开(公告)号：CN119181707A

公开(公告)日：2024-12-24

申请号：CN202411193383.9

申请日：2024-08-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡原宗 ,  郭曜瑞 ,  范家玮 ,  王英名 ,  陈诗豪 ,  王琳松

IPC: H01L27/088 ,  H01L21/8234

Abstract: 本发明提供了一种半导体器件及其制造方法。半导体器件包括第一鳍和栅电极。第一鳍沿第一方向延伸。栅电极具有沿不同于第一方向的第二方向延伸的侧壁。栅电极的侧壁限定了在俯视视角下与第一鳍相邻的凹痕。

公开(公告)号：CN119029011A

公开(公告)日：2024-11-26

申请号：CN202411058502.X

申请日：2024-08-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴宗叡 ,  许宗胤 ,  王英名 ,  陈诗豪 ,  杨松鑫

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 在蚀刻下面的鳍结构以形成源极/漏极凹槽之前，在半导体器件的伪栅极结构的侧壁间隔件上形成侧壁保护层。侧壁保护层能够精确控制源极/漏极凹槽的轮廓，从而最小化或防止蚀刻至源极/漏极凹槽附近的残留伪栅极材料中。在形成源极/漏极凹槽之后，可以在半导体器件中去除或保留侧壁保护层。在用金属栅极结构替换伪栅极结构之后，侧壁保护层减小了半导体器件的源极/漏极区域接触半导体器件的金属栅极结构的可能性。因此，侧壁保护层减小了源极/漏极区域和金属栅极结构之间电短路的可能性。本申请的实施例还涉及半导体器件及其形成方法。

公开(公告)号：CN105990441B

公开(公告)日：2019-12-13

申请号：CN201510801400.7

申请日：2015-11-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 罗维扬 ,  陈诗豪 ,  林木沧 ,  程潼文

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

Abstract: 本发明提供了半导体器件及其制造方法。半导体器件包括衬底、半导体鳍、栅极堆叠件和外延结构。半导体鳍设置在衬底中。半导体鳍的一部分从衬底凸出。栅极堆叠件设置在从衬底凸出的半导体鳍的部分的上方。外延结构设置在衬底上并紧邻栅极堆叠件。外延结构具有背对衬底的顶面，并且该顶面具有至少一个具有从约5纳米到20纳米范围的曲率半径的弯曲部分。

公开(公告)号：CN105990441A

公开(公告)日：2016-10-05

申请号：CN201510801400.7

申请日：2015-11-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 罗维扬 ,  陈诗豪 ,  林木沧 ,  程潼文

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

Abstract: 本发明提供了半导体器件及其制造方法。半导体器件包括衬底、半导体鳍、栅极堆叠件和外延结构。半导体鳍设置在衬底中。半导体鳍的一部分从衬底凸出。栅极堆叠件设置在从衬底凸出的半导体鳍的部分的上方。外延结构设置在衬底上并紧邻栅极堆叠件。外延结构具有背对衬底的顶面，并且该顶面具有至少一个具有从约5纳米到20纳米范围的曲率半径的弯曲部分。

公开(公告)号：CN105529357A

公开(公告)日：2016-04-27

申请号：CN201510559557.3

申请日：2015-09-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张哲诚 ,  林志翰 ,  林志忠 ,  陈诗豪 ,  林木沧 ,  张永融

IPC: H01L29/66 ,  H01L29/10 ,  H01L29/78

CPC classification number: H01L29/6681 ,  H01L21/31116 ,  H01L21/76224 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/785 ,  H01L29/66795 ,  H01L29/1033

Abstract: 本发明公开了半导体器件及其形成方法。该方法包括接收衬底，衬底具有有源鳍、位于有源鳍上方的氧化物层、位于氧化物层上方的伪栅极堆叠件以及位于氧化物层上方和伪栅极堆叠件的侧壁上的间隔件部件。该方法还包括去除伪栅极堆叠件，从而产生第一沟槽；蚀刻第一沟槽中的氧化物层，从而产生位于间隔件部件下方的空腔；在第一沟槽和空腔中沉积介电材料；以及蚀刻第一沟槽以暴露出有源鳍，从而在空腔中留下介电材料的第一部分。本发明的实施例还涉及用于FinFET的方法和结构。

公开(公告)号：CN222356848U

公开(公告)日：2025-01-14

申请号：CN202420978233.8

申请日：2024-05-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡维哲 ,  蔡原宗 ,  蔡馨儀 ,  王英名 ,  曾宪华 ,  陈诗豪

IPC: H10D89/10 ,  H10D84/83 ,  H10D84/03

Abstract: 本文揭示了集成电路，包含基板，基板具有由介电隔离区分隔的第一主动区及第二主动区。第一鳍存在于第一主动区中，第一鳍包含垂直于介电隔离区的较长的第一部分及平行于介电隔离区的较短的第二部分。第二鳍存在于第二主动区中，第二鳍包含垂直于介电隔离区的较长的第一部分及平行于介电隔离区的较短的第二部分。第一鳍的较长的第一部分及第二鳍的较长的第一部分彼此成一直线。第一鳍的较短的第二部分及第二鳍的较短的第二部分彼此平行。