公开(公告)号：CN113129960B

公开(公告)日：2024-06-25

申请号：CN202011318640.9

申请日：2020-11-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 喻鹏飞 ,  王奕 ,  林谷峰 ,  蔡睿哲 ,  野口纮希 ,  吴福安

IPC: G11C11/412 ,  G11C11/419

Abstract: 本文公开涉及一种集成电路，包括耦合到静态随机存取存储器(SRAM)的多个磁性隧道结(MTJ)单元。在一个方面，集成电路包括具有第一端口和第二端口的SRAM，以及耦合到SRAM的第一端口的一组传输晶体管。在一个方面，集成电路包括一组MTJ单元，其中一组MTJ单元中的每个耦合在选择线和一组传输晶体管中的对应一个之间。本申请的实施例还涉及存储器器件及其操作方法。

公开(公告)号：CN113314170B

公开(公告)日：2024-05-24

申请号：CN202110185541.6

申请日：2021-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王奕 ,  野口纮希

IPC: G11C11/40 ,  G11C11/4063 ,  G11C16/34

Abstract: 公开了各种一次性可编程(OTP)存储器单元。OTP存储器单元包括至少部分地在诸如反熔丝晶体管的晶体管的栅极下面延伸的附加的掺杂剂区。附加的掺杂剂区为读取电流提供附加电流路径。可替代地，OTP存储器单元包括三个晶体管，一个反熔丝晶体管和两个选择晶体管。两个选择晶体管可以配置成级联选择晶体管，或者配置成两个单独的选择晶体管。本发明的实施例还涉及及电子器件。

公开(公告)号：CN114792676A

公开(公告)日：2022-07-26

申请号：CN202210125260.6

申请日：2022-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨子贤 ,  野口纮希 ,  藤原英弘 ,  王奕

IPC: H01L25/065 ,  H01L21/768

Abstract: 本公开涉及三维集成电路中的竖直互连结构。3D IC结构包括多个管芯层，例如顶部管芯层和底部管芯层。顶部管芯层和/或底部管芯层各自包括例如以下项的器件：计算单元、模拟到数字转换器、模拟电路、RF电路、逻辑电路、传感器、输入/输出器件、和/或存储器器件。第一管芯层和第二管芯层上的器件被竖直互连结构(VIS)横向地围绕或与之横向地相邻。

公开(公告)号：CN113314182B

公开(公告)日：2025-01-07

申请号：CN202110205516.X

申请日：2021-02-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 野口纮希 ,  林谷峰 ,  王奕

IPC: G11C29/42 ,  G06F11/14

Abstract: 一种存储器器件包含：存储单元阵列，包括多个存储单元，多个存储单元包括包含第一数据存储单元的多个数据存储单元和包含第一备份存储单元的多个备份存储单元；存储装置，存储配置成记录多个数据存储单元中的误差的误差表，误差表包含多个误差表条目，每一误差表条目对应于多个数据存储单元中的一个且具有地址和故障计数；以及控制器，配置成基于误差表用第一备份存储单元替换第一数据存储单元。

公开(公告)号：CN114823641A

公开(公告)日：2022-07-29

申请号：CN202210109390.0

申请日：2022-01-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨子贤 ,  野口纮希 ,  马合木提·斯楠吉尔 ,  王奕

IPC: H01L25/065 ,  H01L21/768

Abstract: 本公开涉及具有集成电路的垂直互连结构。3D IC结构包括多个管芯，例如顶部管芯和底部管芯。顶部管芯和/或底部管芯可以各自包括诸如计算单元、模数转换器、模拟电路、RF电路、逻辑电路、传感器、输入/输出器件、和/或存储器件之类的器件。一个或多个垂直互连结构(VIS)单元被形成为与器件的一侧或多侧相邻。在一些或所有VIS单元中形成VIS。一个或多个非敏感电路，例如中继器、二极管和/或无源电路(例如，电阻器、电感器、电容器、变压器)被布置在至少一个VIS单元中。

公开(公告)号：CN113314182A

公开(公告)日：2021-08-27

申请号：CN202110205516.X

申请日：2021-02-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 野口纮希 ,  林谷峰 ,  王奕

IPC: G11C29/42 ,  G06F11/14

Abstract: 一种存储器器件包含：存储单元阵列，包括多个存储单元，多个存储单元包括包含第一数据存储单元的多个数据存储单元和包含第一备份存储单元的多个备份存储单元；存储装置，存储配置成记录多个数据存储单元中的误差的误差表，误差表包含多个误差表条目，每一误差表条目对应于多个数据存储单元中的一个且具有地址和故障计数；以及控制器，配置成基于误差表用第一备份存储单元替换第一数据存储单元。

公开(公告)号：CN113129964A

公开(公告)日：2021-07-16

申请号：CN202011624186.X

申请日：2020-12-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 喻鹏飞 ,  蔡睿哲 ,  野口纮希 ,  王奕

IPC: G11C11/419

Abstract: 一种存储器件，具有多个位单元，该多个位单元中的每个包括SRAM单元，该SRAM单元具有响应于在第一字线上接收的控制信号而选择性地可连接到第一位线的存储节点。每个位单元还包括MRAM单元，该MRAM单元响应于在第二字线上接收的控制信号而选择性地可连接到SRAM单元的存储节点。本发明的实施例还涉及操作存储器件的方法。

公开(公告)号：CN112750480B

公开(公告)日：2024-06-07

申请号：CN202011180706.2

申请日：2020-10-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林谷峰 ,  野口纮希

IPC: G11C11/16 ,  G11C7/06

Abstract: 本公开公开了一种存储器器件。存储器器件包括多个存储器单元、多个参考单元和多个感测放大器。存储器单元分别耦接到感测放大器的第一输入。参考单元分别耦接到感测放大器的第二输入。参考单元彼此耦接。

公开(公告)号：CN110729007B

公开(公告)日：2022-08-16

申请号：CN201910639832.0

申请日：2019-07-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 藤原英弘 ,  戴承隽 ,  林志宇 ,  陈炎辉 ,  野口纮希

IPC: G11C11/413 ,  G11C11/412 ,  G11C11/419

Abstract: 静态随机存取存储器(SRAM)电路可以将存储器阵列中的列位线分组为位线的子集，并且为位线的每个子集提供y地址信号输入。额外地或可选地，存储器单元的阵列中的每行可操作地连接到多条字线。本发明的实施例还涉及SRAM电路的操作方法。

公开(公告)号：CN113314185A

公开(公告)日：2021-08-27

申请号：CN202110205521.0

申请日：2021-02-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 野口纮希 ,  吕士濂 ,  池育德 ,  王奕

IPC: G11C29/56 ,  G11C7/06

Abstract: 一种存储器装置，其包含具有多个存储器宏的存储阵列、供电电路以及控制器。供电电路耦合到存储阵列。控制器耦合到存储阵列。供电电路配置成提供电力以同时对一定数目的存储器宏执行写入操作。被同时执行写入操作的存储器宏的数目不高于存储器宏的最大数目。控制器获得由供电电路同时执行写入操作的存储器宏的最大数目。控制器重新排列用于存储器宏的写入操作的顺序的时间表，以产生重新排列的时间表。最大数目被视为阈值。在重新排列的时间表中，被同时执行写入操作的存储器宏的部分的数目等于或小于阈值。