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公开(公告)号：CN110660443B
公开(公告)日：2021-08-17
申请号：CN201910573698.9
申请日：2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C16/34
Abstract: 公开了读辅助电路，读辅助电路包括分压器电路和多个写入线驱动器电路。分压器电路配置为将电源电压分压并且在所述分压器电路的输出处的源极写入线电压提供给多个写入线驱动器电路。每个写入线驱动器电路配置为接收源极写入线电压，并根据控制每个写入线驱动器电路的相应的独立使能信号选择性地将源极写入线电压应用于相应的写入线。本发明实施例还涉及一种存储器系统以及一种在读取操作期间将读辅助提供给多个存储器单元的方法。
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公开(公告)号：CN109308925B
公开(公告)日：2020-12-01
申请号：CN201810050448.2
申请日：2018-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
Abstract: 本发明描述了写入辅助电路和存储器装置的实施例。写入辅助电路可以包括控制电路和电压发生器。控制电路可以被配置为接收与用于存储器单元的存储器写入操作相关联的存储器地址信息。电压发生器可以被配置为向连接至存储器单元的一根或多根位线提供参考电压。电压发生器可以包括两个电容性元件，其中，在存储器写入操作期间，(i)电容性元件中的一个可以被配置为将参考电压连接至第一负电压，以及(ii)基于存储器地址信息，两个电容性元件可以被配置为将参考电压累积地连接至低于第一负电压的第二负电压。本发明的实施例还提供了用于存储器写入操作的方法。
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公开(公告)号：CN109427387B
公开(公告)日：2021-07-13
申请号：CN201810995756.2
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/414
Abstract: 本发明的实施例提供了存储阵列。存储阵列包括沿着第一方向排列的单元列和在单元列上方沿着第一方向延伸的位线。该单元列包括一组存储单元和一组带单元。位线包括第一导体和第二导体。第一导体沿着第一方向延伸并且位于第一导电层中。第二导体沿着第一方向延伸并且位于不同于第一导电层的第二导电层中。
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公开(公告)号：CN102738065B
公开(公告)日：2014-09-24
申请号：CN201110232185.5
申请日：2011-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528 , H01L27/02
CPC classification number: H01L27/1116 , H01L21/768 , H01L27/0207 , H01L27/11 , H01L2027/11887
Abstract: 一种用于形成字线解码器器件和具有字线解码器单元的其他器件的方法和布局，提供了使用非DPL光刻操作形成金属互连层，并且提供了使用下部金属层或中部金属层或者相邻引线材料缝合设置在末端的晶体管。可以将晶体管设置在纵向配置的字线解码器或者其他单元中或者附近，并且使用金属或引线材料连接的引线降低了晶体管之间的栅极电阻并且避免了RC信号延迟。本发明还公开了一种用于在半导体器件中形成器件单元的布局方案和方法。
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公开(公告)号：CN101840723A
公开(公告)日：2010-09-22
申请号：CN201010197245.X
申请日：2010-06-02
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C7/065 , G11C7/08 , G11C2207/005
Abstract: 本发明涉及一种感测放大器及其操作方法，该感测放大器具有一对晶体管(例如：晶体管P2与晶体管P3)用以在适切的状况条件下，致使在数据线DL与数据线DLB上的数据直接预设在感测放大器的内部节点(例如：节点S与节点SB)，从而可予以进行数据的读取。此外，晶体管P2与晶体管P3亦容许内部节点S与SB，共享由数据线DL与数据线DLB所构成的预先充电机制。
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Patent Agency Ranking
公开(公告)号：CN107204202B
公开(公告)日：2021-10-08
申请号：CN201710160253.9
申请日：2017-03-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/418 , G11C11/419
Abstract: 本揭示提供被布置成行和列的静态随机存取存储器SRAM单元的阵列。第一通信路径被放置在与所述阵列的边缘相距第一距离处且可经操作以控制对所述阵列的第一行的SRAM单元的存取以供写入操作。第二通信路径被放置在与所述阵列的所述边缘相距第二距离处且可经操作以控制对所述阵列的第二行的SRAM单元的存取以供写入操作。所述第二距离不同于所述第一距离。第一导电结构被放置在与所述阵列的所述边缘相距第三距离处且可经操作以控制对所述第一行的所述SRAM单元的存取以供读取操作。第二导电结构被放置在与所述阵列的所述边缘相距所述第三距离处且可经操作以控制对所述第二行的所述SRAM单元的存取以供读取操作。
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公开(公告)号：CN110610733B
公开(公告)日：2021-08-03
申请号：CN201910517985.8
申请日：2019-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412
Abstract: 可以提供存储器宏系统。存储器宏系统可以包括第一段、第二段、第一WL和第二WL。第一段可以包括多个第一存储单元。第二段可以包括多个第二存储单元。第一段可以定位在第二段上方。第一WL可以对应于第一段，并且第二WL可以对应于第二段。第一WL和第二WL可以被配置为在一个循环中被激活。本发明的实施例还涉及存储装置和形成存储装置的方法。
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公开(公告)号：CN107017018B
公开(公告)日：2020-10-16
申请号：CN201610906002.6
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/417
Abstract: 在一些实施例中，本发明涉及静态随机存取存储器(SRAM)器件。SRAM器件包括多个SRAM单元，被布置为多行和多列，其中，相应的SRAM单元包括相应的互补数据存储节点对以存储相应数据状态。第一对存取晶体管连接至SRAM单元的互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第一对互补位线。第二对存取晶体管连接至该SRAM单元的该互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第二对互补位线。
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公开(公告)号：CN110610733A
公开(公告)日：2019-12-24
申请号：CN201910517985.8
申请日：2019-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412
Abstract: 可以提供存储器宏系统。存储器宏系统可以包括第一段、第二段、第一WL和第二WL。第一段可以包括多个第一存储单元。第二段可以包括多个第二存储单元。第一段可以定位在第二段上方。第一WL可以对应于第一段，并且第二WL可以对应于第二段。第一WL和第二WL可以被配置为在一个循环中被激活。本发明的实施例还涉及存储装置和形成存储装置的方法。
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公开(公告)号：CN108122580A
公开(公告)日：2018-06-05
申请号：CN201711213794.X
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C15/04
Abstract: 本发明的实施例公开了一种单元结构及其工作方法。该单元结构包括：第一单元，包括第一组晶体管和第一数据锁存器；第二单元，包括第二组晶体管和第二数据锁存器；读端口单元，包括多个p型晶体管；搜索线和互补搜索线，搜索线和互补搜索线用作单元结构的输入端；以及主线，主线用作单元结构的输出端，第一单元连接至第二单元，第一单元和第二单元两者连接至读端口单元。根据一些实施例，第一数据锁存器包括第一p型晶体管和第二p型晶体管、第一n型晶体管和第二n型晶体管。
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