公开(公告)号：CN101714518A

公开(公告)日：2010-05-26

申请号：CN200910132732.5

申请日：2009-04-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑钧隆 ,  郑光茗 ,  庄学理

IPC: H01L21/762 ,  H01L21/31 ,  H01L21/3105 ,  C23C16/44

CPC classification number: H01L21/76229 ,  H01L21/823481 ,  H01L21/823878 ,  H01L27/105

Abstract: 本发明是揭示一种半导体装置的制造方法，可改善其性能。上述方法包含：提供一基底，其具有一第一区与一第二区；在上述第一区与上述第二区区中，分别形成至少一第一隔离区与至少一第二隔离区，上述至少一第一隔离区具有一第一深宽比(aspect ratio)，上述至少一第二隔离区具有一第二深宽比；执行一高深宽比沉积工艺，以在上述基底的上述第一区与上述第二区上形成一第一层；从上述第二区移除上述第一层；以及执行一高密度等离子体沉积工艺，以在上述基底的上述第一区与上述第二区上形成一第二层。本发明可以消除具有较高深宽比的间隔内形成的空孔，改善了装置效能。

公开(公告)号：CN101661902A

公开(公告)日：2010-03-03

申请号：CN200910163582.4

申请日：2009-08-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐振斌 ,  郑钧隆 ,  郑光茗 ,  庄学理

IPC: H01L21/82 ,  H01L21/28 ,  H01L27/06 ,  H01L29/423

CPC classification number: H01L27/0629 ,  H01L21/82345 ,  H01L27/088 ,  H01L29/66545 ,  Y10S438/926

Abstract: 本发明提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括提供一半导体基板；于上述半导体基板上方形成至少一个栅极结构，其包括一虚设栅极；于上述半导体基板上方形成至少一个电阻结构，其包括一栅极；暴露至少一个上述电阻结构的上述栅极的一部分；于上述半导体基板上方及包括上述栅极的暴露部分的上方形成一蚀刻停止层；从至少一个上述栅极结构移除上述虚设栅极，以形成一开口；于至少一个上述栅极结构的上述开口中形成一金属栅极。本发明于取代栅极工艺中提供一电阻结构的保护方式，以防止上述电阻结构的电阻率受到不良的影响。

公开(公告)号：CN100361291C

公开(公告)日：2008-01-09

申请号：CN200610006877.7

申请日：2006-01-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑光茗 ,  郑钧隆 ,  刘重希 ,  庄学理

IPC: H01L21/768 ,  H01L23/525

CPC classification number: H01L23/5258 ,  H01L23/5222 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明是有关于一种熔丝结构以及其制造方法，在本发明的一个实施例之中，此一方法包括在半导体基材之上提供多层内连线结构。此一多层内连线结构包括复数个熔丝连结特征以及复数个焊线连结特征。一个钝化层形成于多层内连线结构之上，且图案化此一钝化层借以形成复数个开口，每一个开口是对这些熔丝连接特征，或复数个焊线连接特征其中的一者。一个导电层形成在钝化层上，以及这些开口之内。导电层是借由图案化形成复数个焊线特征以及复数个熔丝结构。每一个焊线特征与该些个个焊线连接特征其中之一形成电性接触，且每一个熔丝结构与该些个熔丝连结特征其中的二者形成电性接触。一个覆盖介电层形成于这些熔丝结构之上，且借由图案化将至少一个焊线特征暴露出来，同时留下被覆盖的这些熔丝结构。

公开(公告)号：CN100589251C

公开(公告)日：2010-02-10

申请号：CN200610003590.9

申请日：2006-02-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑光茗 ,  郑钧隆 ,  庄学理

IPC: H01L29/423 ,  H01L29/78 ,  H01L23/522 ,  H01L21/28 ,  H01L21/336 ,  H01L21/768

CPC classification number: H01L29/6656 ,  H01L21/28052 ,  H01L21/76897 ,  H01L29/66507 ,  H01L29/6653

Abstract: 一种半导体元件及其形成方法，该半导体元件包括：一导体图案；一L形间隙壁，包括一垂直部分及一水平部分，该垂直部分置于该导体图案的较低侧壁上，露出该导体图案的上层侧壁；以及一顶部间隙壁，置于该L形间隙壁上，其中该L形间隙壁的该垂直部分对于该顶部间隙壁的宽度比至少约2∶1。本发明提供一种简单且易控制间隙壁来增加金属硅化物形成的面积，所形成的间隙壁可降低因侧壁蚀刻所产生的底切，不会增加间隙壁制程的复杂度，只需改变绝缘层的厚度比即可达成本发明。

公开(公告)号：CN101330084A

公开(公告)日：2008-12-24

申请号：CN200710307141.8

申请日：2007-12-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑钧隆 ,  锺昇镇 ,  郑光茗 ,  庄学理 ,  梁孟松

IPC: H01L27/088 ,  H01L27/092 ,  H01L29/78

CPC classification number: H01L29/66477 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823462 ,  H01L27/0629 ,  H01L27/088 ,  H01L27/0922 ,  H01L29/7848

Abstract: 一种半导体元件，具有包含高介电常数栅介电层的核心元件，和包含二氧化硅或其他非高介电常数栅介电层的输入/输出元件。首先，在半导体基材上形成由隔离结构所分隔的核心阱和输入/输出阱。在输入/输出阱上形成包含二氧化硅或其他非高介电常数栅介电层的输入/输出元件。电阻形成在邻接核心阱的隔离结构上。在核心阱上形成包含有高介电常数栅介电层的核心元件，例如电晶体。在一些实施例中，同时形成有p型和n型输入/输出阱。输入/输出元件和其他元件较佳形成于核心元件之前，并且受到牺牲层保护直至核心元件形成。

公开(公告)号：CN1971915A

公开(公告)日：2007-05-30

申请号：CN200610081845.3

申请日：2006-05-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑钧隆 ,  郑光茗 ,  庄学理

IPC: H01L27/06 ,  H01L21/822

CPC classification number: H01L27/0629 ,  H01L29/66553 ,  H01L29/66583 ,  H01L29/78

Abstract: 本发明公开一种集成电路芯片、半导体结构及其制作方法，能够在半导体基底上一体地形成镶嵌栅极结构以及电阻元件。该半导体结构包括：第一介电层，在半导体基底上形成有第一开口以及第二开口；至少一个侧壁间隙物，形成于该第一开口内部侧边上，其中第一开口暴露部分半导体基底；覆盖层，形成于该第二开口的内壁及底部表面上；镶嵌栅极结构，由该第一开口的所述侧壁间隙物围绕；电阻元件，形成于该第二开口的该覆盖层上。该覆盖层允许该电阻元件的深度比该镶嵌栅极结构的深度浅。本发明借由调整覆盖层的厚度，使定义电阻元件的宽度以及厚度更具有弹性。所述制作方法允许电阻元件具有更低于公知光刻技术分辨率的宽度。

公开(公告)号：CN1841740A

公开(公告)日：2006-10-04

申请号：CN200510135095.9

申请日：2005-12-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑钧隆 ,  郑光茗 ,  林生元

IPC: H01L27/04

CPC classification number: H01L29/93 ,  H01L27/0808 ,  H01L29/417

Abstract: 本案揭示一种用以改良CMP制程及改良与主动区域电气绝缘的空白区域变容器以及其形成方法，该变容器包含具有一空白区域的一半导体基板，该空白区域包含具有一第一极性的一第一井区；一浅沟渠绝缘(STI)结构，是位于该基板中，以定义含有第一、第二及第三平台区的相邻平台区；以及一第二井区，是具有第二极性，位于具有该第二极性的该第一平台下方，以形成一PN接面界面；其中具有该第一极性的该第二及第三平台区是形成于相邻该第一平台区的每一侧。

公开(公告)号：CN101814492B

公开(公告)日：2013-05-22

申请号：CN200910163591.3

申请日：2009-08-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李后儒 ,  郑钧隆 ,  郑光茗 ,  庄学理

IPC: H01L27/04 ,  H01L29/78 ,  H01L29/41 ,  H01L27/092 ,  H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/823425 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66628 ,  H01L29/7848

Abstract: 本发明提供一种具有金属栅极堆叠的集成电路与其形成方法，该集成电路包括半导体基板；栅极堆叠位于半导体基板上，其中栅极堆叠包括高介电材料层与位于高介电材料层上的第一金属层；以及凸起的源极/漏极区位于栅极堆叠的侧壁上，且凸起的源极/漏极区由外延法形成；其中半导体基板包括硅锗特征位于凸起的源极/漏极区下。本发明能够解决层间介电层中的孔洞所造成的问题。

公开(公告)号：CN101315928B

公开(公告)日：2012-02-29

申请号：CN200710195381.3

申请日：2007-12-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  郑光茗 ,  徐振斌 ,  郑钧隆 ,  梁孟松

IPC: H01L27/02 ,  H01L27/092 ,  H01L27/088 ,  H01L23/522

CPC classification number: H01L27/0207 ,  H01L27/11 ,  H01L27/1104

Abstract: 本发明涉及一种半导体结构，其包含排列为多个列及多个行的单元金氧半(MOS)组件的一数组。每一单元MOS组件包含安排于一列方向的一主动区域以及安排于一行方向的一栅极电极。半导体结构还包含在数组中的一第一单元MOS组件以及在数组中的一第二单元MOS组件，其中第一及第二单元MOS组件的主动区域具有不同的导电型式。

公开(公告)号：CN101661902B

公开(公告)日：2011-12-14

申请号：CN200910163582.4

申请日：2009-08-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐振斌 ,  郑钧隆 ,  郑光茗 ,  庄学理

IPC: H01L21/82 ,  H01L21/28 ,  H01L27/06 ,  H01L29/423

CPC classification number: H01L27/0629 ,  H01L21/82345 ,  H01L27/088 ,  H01L29/66545 ,  Y10S438/926

Abstract: 本发明提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括提供一半导体基板；于上述半导体基板上方形成至少一个栅极结构，其包括一虚设栅极；于上述半导体基板上方形成至少一个电阻结构，其包括一栅极；暴露至少一个上述电阻结构的上述栅极的一部分；于上述半导体基板上方及包括上述栅极的暴露部分的上方形成一蚀刻停止层；从至少一个上述栅极结构移除上述虚设栅极，以形成一开口；于至少一个上述栅极结构的上述开口中形成一金属栅极。本发明于取代栅极工艺中提供一电阻结构的保护方式，以防止上述电阻结构的电阻率受到不良的影响。