公开(公告)号：CN101980358A

公开(公告)日：2011-02-23

申请号：CN201010158581.3

申请日：2010-04-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林益安 ,  连浩明 ,  陈嘉仁 ,  林志忠 ,  林毓超 ,  林志翰

IPC: H01L21/762

CPC classification number: H01L21/76232

Abstract: 本发明提供一种隔离结构(isolation structure)的制法，且特别是有关于一种不存在缺角(divot)的隔离结构的电子元件。此种隔离结构的制法，包括以下步骤：形成垫氧化层(pad oxide layer)于基材的上表面上；形成开口于垫氧化层中，以暴露基材的一部分；蚀刻基材的暴露部分，以形成沟槽(trench)于该基材中；用绝缘体(insulator)填充沟槽；将垫氧化层的一表面与绝缘体的一表面暴露于气相混合物(vapor mixture)，其中气相混合物包括至少氨气(NH3)与含氟的化合物；以及于温度约100℃～200℃的条件下加热基材。本发明的方法可制作几乎不存在缺角的绝缘结构。

公开(公告)号：CN104037116B

公开(公告)日：2017-04-12

申请号：CN201310231141.X

申请日：2013-06-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭治棠 ,  黄泰钧 ,  连浩明 ,  李资良

IPC: H01L21/762 ,  H01L27/088

CPC classification number: H01L27/0886 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823821 ,  H01L27/10879 ,  H01L29/7831

Abstract: 隔离区域沟槽填充方法，通过可流动沉积工艺或其他沟槽填充沉积工艺，在半导体器件上方沉积第一介电材料，其中半导体器件包括具有多个第一鳍状件的第一FinFET和具有多个第二鳍状件的第二FinFET。方法进一步包括移除第一FinFET和第二FinFET间的第一介电材料，从而形成器件间间隙，在器件间间隙内沉积第二介电材料，并且在半导体器件上应用退火工艺。

公开(公告)号：CN101894789A

公开(公告)日：2010-11-24

申请号：CN201010183416.3

申请日：2010-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李资良 ,  郑培仁 ,  傅竹韵 ,  陈其贤 ,  黄志辉 ,  彭治棠 ,  连浩明

IPC: H01L21/762

CPC classification number: H01L21/76224 ,  H01L21/76232

Abstract: 本发明一实施例提供一种隔离结构的制造方法，包括：提供一基底；于该基底的一顶表面中形成一沟槽；于该沟槽中部分填充一第一氧化硅；将该第一氧化硅的一表面暴露于一气相混合物，该气相混合物包括NH3及一含氟化合物；将该基底加热至介于100℃至200℃的一温度；以及于该沟槽中填充一第二氧化硅，以使所形成的该隔离结构不具有空隙。

公开(公告)号：CN103137542B

公开(公告)日：2017-03-01

申请号：CN201210027833.8

申请日：2012-02-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘禹伶 ,  彭治棠 ,  郑培仁 ,  连浩明 ,  李资良

IPC: H01L21/762

CPC classification number: H01L21/76237 ,  H01L21/02164 ,  H01L21/02304 ,  H01L21/02315 ,  H01L21/31155 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823481

Abstract: 一种方法包括：同时对第一材料的第一表面和第二材料的第二表面实施等离子体处理，其中，第一材料不同于第二材料。第三材料形成在第一材料的经处理的第一表面上以及第二材料的经处理的第二表面上。第一、第二和第三材料可以分别包括硬掩模、半导体材料和氧化物。本发明还提供了均匀浅沟槽隔离区域及其形成方法。

公开(公告)号：CN104037116A

公开(公告)日：2014-09-10

申请号：CN201310231141.X

申请日：2013-06-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭治棠 ,  黄泰钧 ,  连浩明 ,  李资良

IPC: H01L21/762 ,  H01L27/088

CPC classification number: H01L27/0886 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823821 ,  H01L27/10879 ,  H01L29/7831

Abstract: 隔离区域沟槽填充方法，通过可流动沉积工艺或其他沟槽填充沉积工艺，在半导体器件上方沉积第一介电材料，其中半导体器件包括具有多个第一鳍状件的第一FinFET和具有多个第二鳍状件的第二FinFET。方法进一步包括移除第一FinFET和第二FinFET间的第一介电材料，从而形成器件间间隙，在器件间间隙内沉积第二介电材料，并且在半导体器件上应用退火工艺。

公开(公告)号：CN101661958A

公开(公告)日：2010-03-03

申请号：CN200910167454.7

申请日：2009-08-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建豪 ,  连浩明 ,  李思毅 ,  李启弘 ,  陈建良 ,  费中豪 ,  杨文志 ,  黄仁安 ,  张启新 ,  林俊铭 ,  庄学理 ,  叶俊林 ,  林纲正 ,  黄国泰

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L21/28088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一半导体装置及其制造方法，该装置包含一半导体基材及一形成于该基材中的晶体管，该晶体管包含一具有一高介电常数介电质及金属栅极的栅极堆叠，一密封层形成于该栅极堆叠的侧壁上，该密封层具有一内部边缘及一外部边缘，该内部边缘与该栅极堆叠相接合，一间隔物形成于该密封层的外部边缘上，及一源/漏极区形成于该栅极堆叠的两侧上，该源/漏极区包含一沿着该密封层的外部边缘的轻掺杂源/漏极区。本发明提供了简单且具有经济效益的密封结构及方法，以维持金属栅极高介电常数介电质的完整性，并因此改善了装置效能及可靠度。

公开(公告)号：CN101320728A

公开(公告)日：2008-12-10

申请号：CN200710181797.X

申请日：2007-10-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 梁孟松 ,  李资良 ,  黄国泰 ,  陈昭成 ,  连浩明 ,  彭治棠

IPC: H01L27/02 ,  H01L27/088 ,  H01L27/12 ,  H01L29/78

CPC classification number: H01L29/1054 ,  H01L21/76224 ,  H01L29/7833 ,  H01L29/7843 ,  H01L29/7846

Abstract: 一种半导体结构。在本发明的各实施例中，沟槽形成于基底中，其中至少部分沟槽填入介电材料。在一个实施例中，沟槽中填入介电层且进行平坦化步骤，以使介电层表面和基底表面等水平。之后，使介电材料的顶部表面凹陷至低于基底的顶部表面，沿着沟槽的凹陷部分的侧壁保留部分介电材料，或沿着侧壁移除介电材料，形成具有压应力或张应力的应力薄膜于介电材料的凹陷部分上方，应力薄膜可延伸至晶体管或其它半导体结构上方。

公开(公告)号：CN101980358B

公开(公告)日：2013-05-22

申请号：CN201010158581.3

申请日：2010-04-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林益安 ,  连浩明 ,  陈嘉仁 ,  林志忠 ,  林毓超 ,  林志翰

IPC: H01L21/762

CPC classification number: H01L21/76232

Abstract: 本发明提供一种隔离结构(isolation structure)的制法，且特别是有关于一种不存在缺角(divot)的隔离结构的电子元件。此种隔离结构的制法，包括以下步骤：形成垫氧化层(pad oxide layer)于基材的上表面上；形成开口于垫氧化层中，以暴露基材的一部分；蚀刻基材的暴露部分，以形成沟槽(trench)于该基材中；用绝缘体(insulator)填充沟槽；将垫氧化层的一表面与绝缘体的一表面暴露于气相混合物(vapor mixture)，其中气相混合物包括至少氨气(NH3)与含氟的化合物；以及于温度约100℃～200℃的条件下加热基材。本发明的方法可制作几乎不存在缺角的绝缘结构。

公开(公告)号：CN100590873C

公开(公告)日：2010-02-17

申请号：CN200710181797.X

申请日：2007-10-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 梁孟松 ,  李资良 ,  黄国泰 ,  陈昭成 ,  连浩明 ,  彭治棠

IPC: H01L27/02 ,  H01L27/088 ,  H01L27/12 ,  H01L29/78

CPC classification number: H01L29/1054 ,  H01L21/76224 ,  H01L29/7833 ,  H01L29/7843 ,  H01L29/7846

Abstract: 一种半导体结构。在本发明的各实施例中，沟槽形成于基底中，其中至少部分沟槽填入介电材料。在一个实施例中，沟槽中填入介电层且进行平坦化步骤，以使介电层表面和基底表面等水平。之后，使介电材料的顶部表面凹陷至低于基底的顶部表面，沿着沟槽的凹陷部分的侧壁保留部分介电材料，或沿着侧壁移除介电材料，形成具有压应力或张应力的应力薄膜于介电材料的凹陷部分上方，应力薄膜可延伸至晶体管或其它半导体结构上方。

公开(公告)号：CN108122986A

公开(公告)日：2018-06-05

申请号：CN201711191016.5

申请日：2017-11-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林毓超 ,  谢维哲 ,  连浩明 ,  李俊鸿 ,  陈昭成

IPC: H01L29/78 ,  H01L21/336

Abstract: 根据一些实施例，提供半导体装置结构的形成方法。上述方法包含在掩模层上图案化多个芯棒。上述方法亦包含在掩模层和芯棒的上表面上形成蚀刻涂布层。上述方法还包含沉积介电层于掩模层和芯棒上，其中介电层的沿着芯棒的侧壁的第一厚度大于介电层的沿着蚀刻涂布层的第二厚度。此外，上述方法包含移除介电层的水平部分。上述方法亦包含利用介电层留下的垂直部分来作为蚀刻掩模，以图案化掩模层。