公开(公告)号：CN113013153B

公开(公告)日：2024-10-18

申请号：CN202011516793.4

申请日：2020-12-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑心圃 ,  陈硕懋 ,  许峯诚

IPC: H01L25/16 ,  H01L23/498 ,  H01L23/538 ,  H01L21/50

Abstract: 本发明的实施例公开了一种集成电路封装件及其形成方法。该方法包括：将第一封装件组件和第二封装件组件接合到中介层。所述第一封装件组件包括核心器件管芯，所述第二封装件组件包括存储器管芯。独立无源器件(IPD)管芯直接接合到中介层。IPD管芯通过中介层中的第一导电路径电连接到第一封装件组件。封装件衬底接合到中介层管芯。封装件衬底位于中介层的与第一封装件组件和第二封装件组件相反的一侧上。

公开(公告)号：CN113053757B

公开(公告)日：2024-05-24

申请号：CN202010879929.1

申请日：2020-08-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 许佳桂 ,  游明志 ,  林柏尧 ,  陈硕懋 ,  许峯诚 ,  郑心圃

IPC: H01L21/48 ,  H01L23/498 ,  H01L21/60

Abstract: 一种方法包括形成再分布结构，该形成工艺包括在载体上方形成多个介电层，形成延伸到多个介电层中的多条再分布线，以及在载体上方形成增强贴片。该方法还包括将封装组件接合至再分布结构，封装组件具有与增强贴片的部分重叠的外围区域。并且将再分布结构和第一封装组件从载体脱粘。本发明的实施例还涉及封装件及其形成方法。

公开(公告)号：CN114725032A

公开(公告)日：2022-07-08

申请号：CN202210232624.0

申请日：2022-03-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 许佳桂 ,  许峯诚 ,  游明志 ,  林柏尧 ,  陈硕懋 ,  郑心圃

IPC: H01L23/31 ,  H01L23/16 ,  H01L25/065 ,  H01L21/56

Abstract: 本发明实施例提供一种半导体封装体及其制造方法。一种半导体封装体包括半导体管芯、重布线路结构、支撑结构和保护层。所述重布线路结构位于所述半导体管芯上并电耦合到所述半导体管芯。所述支撑结构位于所述重布线路结构的外表面上，其中所述支撑结构沿着所述重布线路结构与所述支撑结构的堆叠方向在所述重布线路结构上的垂直投影中是与所述半导体管芯的至少一部分交叠或者是具有与所述半导体管芯的侧壁实质上对齐的侧壁。所述保护层位于所述支撑结构上，其中所述支撑结构夹置在所述保护层与所述重布线路结构之间。

公开(公告)号：CN109755188A

公开(公告)日：2019-05-14

申请号：CN201810018345.8

申请日：2018-01-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 许峯诚 ,  陈硕懋 ,  郑心圃

IPC: H01L23/31 ,  H01L23/488 ,  H01L21/56

Abstract: 提供一种封装结构及其制造方法。所述封装结构包括管芯、包封体、重布线层结构及保护层。管芯包括彼此相对的第一表面与第二表面。包封体位于管芯侧边。重布线层结构通过多个导电凸块与管芯电性连接。重布线层结构位于管芯的第二表面及包封体下方。保护层位于管芯的第一表面及包封体之上。保护层用于控制封装结构的翘曲。

公开(公告)号：CN109727964A

公开(公告)日：2019-05-07

申请号：CN201810022467.4

申请日：2018-01-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈硕懋 ,  许峯诚 ,  黄翰祥 ,  刘献文 ,  郑心圃 ,  李孝文

IPC: H01L25/16 ,  H01L23/31 ,  H01L21/98

Abstract: 本发明实施例提供多种多芯片晶片级封装及其形成方法。一种多芯片晶片级封装包括第一层级及第二层级。所述第一层级包括第一重布线层结构及位于所述第一重布线层结构之上的至少一个芯片。所述第二层级包括第二重布线层结构以及位于所述第二重布线层结构之上的至少两个其他芯片。所述第一层级接合到所述第二层级，使得所述至少一个芯片在实体上接触所述第二重布线层结构。所述至少两个其他芯片的连接件的总数目大于所述至少一个芯片的连接件的总数目。

公开(公告)号：CN109727964B

公开(公告)日：2025-04-25

申请号：CN201810022467.4

申请日：2018-01-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈硕懋 ,  许峯诚 ,  黄翰祥 ,  刘献文 ,  郑心圃 ,  李孝文

IPC: H10D80/30 ,  H10D80/20 ,  H01L23/31 ,  H01L21/98

Abstract: 本发明实施例提供多种多芯片晶片级封装及其形成方法。一种多芯片晶片级封装包括第一层级及第二层级。所述第一层级包括第一重布线层结构及位于所述第一重布线层结构之上的至少一个芯片。所述第二层级包括第二重布线层结构以及位于所述第二重布线层结构之上的至少两个其他芯片。所述第一层级接合到所述第二层级，使得所述至少一个芯片在实体上接触所述第二重布线层结构。所述至少两个其他芯片的连接件的总数目大于所述至少一个芯片的连接件的总数目。

公开(公告)号：CN115910814A

公开(公告)日：2023-04-04

申请号：CN202211615779.9

申请日：2017-12-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑心圃 ,  陈硕懋 ,  许峯诚

IPC: H01L21/56 ,  H01L21/60 ,  H01L21/768

Abstract: 封装结构包括第一介电层、第一半导体装置、第一重分布线、第二介电层、第二半导体装置、第二重分布线、第一导电件及第一模制材料。第一半导体装置在第一介电层上方。第一重分布线在第一介电层中且电连接至第一半导体装置。第二介电层在第一半导体装置上方。第二半导体装置在第二介电层上方。第二重分布线在第二介电层中且电连接至第二半导体装置。第一导电件电连接第一重分布线与第二重分布线。第一模制材料模制第一半导体装置及第一导电件。

公开(公告)号：CN113053757A

公开(公告)日：2021-06-29

申请号：CN202010879929.1

申请日：2020-08-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 许佳桂 ,  游明志 ,  林柏尧 ,  陈硕懋 ,  许峯诚 ,  郑心圃

IPC: H01L21/48 ,  H01L23/498 ,  H01L21/60

Abstract: 一种方法包括形成再分布结构，该形成工艺包括在载体上方形成多个介电层，形成延伸到多个介电层中的多条再分布线，以及在载体上方形成增强贴片。该方法还包括将封装组件接合至再分布结构，封装组件具有与增强贴片的部分重叠的外围区域。并且将再分布结构和第一封装组件从载体脱粘。本发明的实施例还涉及封装件及其形成方法。

公开(公告)号：CN112838078A

公开(公告)日：2021-05-25

申请号：CN202011276663.8

申请日：2020-11-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑心圃 ,  庄博尧 ,  陈硕懋 ,  许峯诚

IPC: H01L25/16 ,  H01L21/98

Abstract: 提供了半导体器件及其制造方法，其中，利用集成扇出工艺将多个集成无源器件集成在一起，以形成具有更小覆盖区的更大器件。在具体实施例中，多个集成无源器件是电容器，一旦堆叠在一起，可以用来提供比可以获得类似覆盖区的任何单个无源器件更大的总电容。

公开(公告)号：CN109727946A

公开(公告)日：2019-05-07

申请号：CN201810306349.6

申请日：2018-04-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑心圃 ,  蔡柏豪 ,  庄博尧 ,  许峯诚 ,  陈硕懋 ,  翁得期

IPC: H01L23/498 ,  H01L23/538

Abstract: 提供形成芯片封装体的方法。方法包括将芯片置于再布线结构上。再布线结构包括第一绝缘层与第一线路层，且第一线路层位于第一绝缘层中并电性连接至芯片。方法亦包括经由导电结构将中介基板接合至再布线结构。芯片位于中介基板与再布线结构之间。中介基板具有与再布线结构相邻的凹陷。芯片的第一部分位于凹陷中。中介基板包括基板与导电通孔结构，且导电通孔结构穿过基板并经由导电结构电性连接至第一线路层。