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公开(公告)号：CN113178446B
公开(公告)日：2025-05-06
申请号：CN202110110586.7
申请日：2021-01-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请公开了半导体器件及方法。一种实施例方法包括：在沟道区域之上形成栅极堆叠；与沟道区域相邻地生长源极/漏极区域；在源极/漏极区域和栅极堆叠之上沉积第一ILD层；通过第一ILD层形成源极/漏极接触件；通过第一ILD层形成栅极接触件，该栅极接触件与栅极堆叠实体接触；执行蚀刻工艺以部分地暴露第一侧壁和第二侧壁，该第一侧壁位于源极/漏极接触件和第一ILD层的第一界面处，第二侧壁位于栅极接触件和第一ILD层的第二界面处；形成第一导电特征，该第一导电特征与源极/漏极接触件的第一侧壁和第一顶表面实体接触；以及形成第二导电特征，该第二导电特征与栅极接触件的第二侧壁和第二顶表面实体接触。
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公开(公告)号：CN113299751B
公开(公告)日：2025-05-02
申请号：CN202110003998.0
申请日：2021-01-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及半导体器件和方法。在实施例中，一种结构，包括：栅极堆叠，位于衬底的沟道区域之上；源极/漏极区域，与沟道区域相邻；第一层间电介质(ILD)层，位于源极/漏极区域之上；硅化物，位于第一ILD层和源极/漏极区域之间，硅化物与源极/漏极区域的顶表面和源极/漏极区域的底表面接触；以及第一源极/漏极接触件，具有第一部分和第二部分，第一源极/漏极接触件的第一部分设置在硅化物与第一ILD层之间，第一源极/漏极接触件的第二部分延伸穿过第一ILD层并且与硅化物接触。
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公开(公告)号：CN113270404B
公开(公告)日：2024-12-20
申请号：CN202110014896.9
申请日：2021-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本申请公开了半导体器件及方法。公开了一种半导体器件及其形成方法，该半导体器件包括延伸到源极/漏极区域中，在源极/漏极区域的最顶表面下方的源极/漏极接触件。在一个实施例中，一种半导体器件包括：半导体衬底；第一沟道区域，在半导体衬底之上；第一栅极堆叠，在半导体衬底之上并且围绕第一沟道区域的四个侧；第一外延源极/漏极区域，与第一栅极堆叠和第一沟道区域相邻；以及第一源极/漏极接触件，耦合至第一外延源极/漏极区域，第一源极/漏极接触件的最底表面延伸到第一沟道区域的最顶表面下方。
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公开(公告)号：CN113314609B
公开(公告)日：2025-03-21
申请号：CN202110004234.3
申请日：2021-01-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及半导体器件及方法。在实施例中，一种结构包括：衬底之上的接触蚀刻停止层(CESL)；延伸穿过CESL的鳍；鳍中的外延源极/漏极区域，外延源极/漏极区域延伸穿过CESL；接触外延源极/漏极区域的上刻面的硅化物；接触硅化物、外延源极/漏极区域的下刻面以及CESL的第一表面的源极/漏极接触件；以及围绕源极/漏极接触件的层间电介质(ILD)层，该ILD层接触CESL的第一表面。
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公开(公告)号：CN110875190B
公开(公告)日：2023-09-19
申请号：CN201910816465.7
申请日：2019-08-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 半导体制造的方法包括提供半导体结构，该半导体结构具有衬底以及位于衬底之上的第一、第二、第三和第四鳍。该方法还包括在第一和第二鳍上形成n型外延源极/漏极(S/D)部件，在第三和第四鳍上形成p型外延S/D部件，以及对半导体结构实施选择性蚀刻工艺以去除n型外延S/D部件和p型外延S/D部件的上部，使得从n型外延S/D部件比从p型外延S/D部件去除更多。本发明的实施例还涉及半导体器件。
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Patent Agency Ranking
公开(公告)号：CN113178416A
公开(公告)日：2021-07-27
申请号：CN202011336019.5
申请日：2020-11-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及具有包括凹入轮廓的接触部插塞的鳍式场效应晶体管器件。一种形成半导体器件的方法包括：在突出于衬底上方的鳍之上形成栅极结构；在所述栅极结构的相反侧，在所述鳍之上形成源极/漏极区域；在所述源极/漏极区域之上依次形成第一电介质层和第二电介质层；执行第一蚀刻工艺以在所述第一电介质层和所述第二电介质层中形成开口，其中，所述开口暴露下方导电特征；在执行所述第一蚀刻工艺之后，执行第二蚀刻工艺以扩大所述开口的接近所述衬底的下部；以及在所述第二蚀刻工艺之后在所述开口中形成接触部插塞。
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公开(公告)号：CN110416081A
公开(公告)日：2019-11-05
申请号：CN201811098848.7
申请日：2018-09-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L23/528 , H01L21/768
Abstract: 方法包括在第一源极/漏极区域和第二源极/漏极区域上方形成层间电介质。第一源极/漏极区域和第二源极/漏极区域分别是n型和p型。蚀刻层间电介质以形成第一接触开口和第二接触开口，其中，第一源极/漏极区域和第二源极/漏极区域分别暴露于第一接触开口和第二接触开口。使用工艺气体来同时回蚀刻第一源极/漏极区域和第二源极/漏极区域，并且第一源极/漏极区域的第一蚀刻速率高于第二源极/漏极区域的第二蚀刻速率。在第一源极/漏极区域和第二源极/漏极区域上分别形成第一硅化物区域和第二硅化物区域。本发明的实施例还涉及NFET/PFET的源极/漏极区域的选择性凹进。
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公开(公告)号：CN113299751A
公开(公告)日：2021-08-24
申请号：CN202110003998.0
申请日：2021-01-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336 , H01L29/417
Abstract: 本公开涉及半导体器件和方法。在实施例中，一种结构，包括：栅极堆叠，位于衬底的沟道区域之上；源极/漏极区域，与沟道区域相邻；第一层间电介质(ILD)层，位于源极/漏极区域之上；硅化物，位于第一ILD层和源极/漏极区域之间，硅化物与源极/漏极区域的顶表面和源极/漏极区域的底表面接触；以及第一源极/漏极接触件，具有第一部分和第二部分，第一源极/漏极接触件的第一部分设置在硅化物与第一ILD层之间，第一源极/漏极接触件的第二部分延伸穿过第一ILD层并且与硅化物接触。
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公开(公告)号：CN113270404A
公开(公告)日：2021-08-17
申请号：CN202110014896.9
申请日：2021-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本申请公开了半导体器件及方法。公开了一种半导体器件及其形成方法，该半导体器件包括延伸到源极/漏极区域中，在源极/漏极区域的最顶表面下方的源极/漏极接触件。在一个实施例中，一种半导体器件包括：半导体衬底；第一沟道区域，在半导体衬底之上；第一栅极堆叠，在半导体衬底之上并且围绕第一沟道区域的四个侧；第一外延源极/漏极区域，与第一栅极堆叠和第一沟道区域相邻；以及第一源极/漏极接触件，耦合至第一外延源极/漏极区域，第一源极/漏极接触件的最底表面延伸到第一沟道区域的最顶表面下方。
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公开(公告)号：CN113223963B
公开(公告)日：2025-03-25
申请号：CN202110019008.2
申请日：2021-01-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及半导体器件中的金属至源极/漏极插塞的间隙图案化。一种方法可以包括在提供在第一源极/漏极和第二源极/漏极上的第一电介质层的顶部上提供掩模层，以及在掩模层和第一电介质层中创建暴露第一源极/漏极和第二源极/漏极的部分的开口。该方法可以包括用覆盖第一源极/漏极和第二源极/漏极的暴露部分的金属层填充开口，以及在金属层中形成间隙以创建第一金属接触件和第二金属接触件。第一金属接触件可以电耦合至第一源极/漏极，并且第二金属接触件可以电耦合至第二源极/漏极。间隙可以使第一金属接触件与第二金属接触件分开小于十九纳米。
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