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公开(公告)号：CN113948466A
公开(公告)日：2022-01-18
申请号：CN202110637591.3
申请日：2021-06-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 本公开涉及栅极接触开口的蚀刻轮廓控制。一种方法包括：在半导体衬底之上形成栅极结构；回蚀刻该栅极结构；在经回蚀刻的栅极结构之上形成栅极电介质帽盖；在栅极电介质帽盖之上沉积抗蚀刻层；在抗蚀刻层之上沉积接触蚀刻停止层，并在接触蚀刻停止层之上沉积层间电介质(ILD)层；执行第一蚀刻工艺以形成栅极接触开口，该栅极接触开口延伸穿过ILD层并在到达抗蚀刻层之前终止；执行第二蚀刻工艺以加深栅极接触开口，其中，第二蚀刻工艺以比蚀刻接触蚀刻停止层慢的蚀刻速率来蚀刻抗蚀刻层；以及在经加深的栅极接触开口中形成栅极接触件。
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公开(公告)号：CN113948465A
公开(公告)日：2022-01-18
申请号：CN202110492249.9
申请日：2021-05-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 本公开涉及集成电路器件及其形成方法。一种方法，包括：在栅极间隔件之间形成栅极结构；回蚀栅极结构以使其低于栅极间隔件的顶端；在经回蚀的栅极结构之上形成栅极电介质帽盖；执行离子注入工艺以在栅极电介质帽盖中形成掺杂区域；在栅极电介质帽盖之上沉积接触蚀刻停止层，并在接触蚀刻停止层之上沉积ILD层；执行第一蚀刻工艺以形成延伸穿过ILD层并在到达栅极电介质帽盖的掺杂区域之前终止的栅极接触件开口；执行第二蚀刻工艺以加深栅极接触件开口，其中，第二蚀刻工艺以比蚀刻接触蚀刻停止层更慢的蚀刻速率来蚀刻栅极电介质帽盖的掺杂区域；以及在经加深的栅极接触件开口中形成栅极接触件。
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公开(公告)号：CN109994541A
公开(公告)日：2019-07-09
申请号：CN201811381368.1
申请日：2018-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/417 , H01L21/336 , H01L29/78
Abstract: 本发明实施例提供了具有不对称的源极/漏极结构的半导体器件和形成方法。在一个实例中，半导体器件包括位于衬底上的第一组鳍结构上的第一组源极/漏极结构、位于衬底上的第二组鳍结构上的第二组源极/漏极结构、以及分别位于第一组鳍结构和第二组鳍结构上方的第一栅极结构和第二栅极结构，第一组源极/漏极结构和第二组源极/漏极结构分别靠近第一栅极结构和第二栅极结构，其中，位于第一组鳍结构上的第一组源极/漏极结构具有第一垂直高度的第一源极/漏极结构，其中，第一垂直高度不同于位于第二组鳍结构上的第二组源极/漏极结构的第二源极/漏极结构的第二垂直高度。本发明实施例涉及半导体器件中的不对称的源极和漏极结构。
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公开(公告)号：CN110875190B
公开(公告)日：2023-09-19
申请号：CN201910816465.7
申请日：2019-08-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 半导体制造的方法包括提供半导体结构，该半导体结构具有衬底以及位于衬底之上的第一、第二、第三和第四鳍。该方法还包括在第一和第二鳍上形成n型外延源极/漏极(S/D)部件，在第三和第四鳍上形成p型外延S/D部件，以及对半导体结构实施选择性蚀刻工艺以去除n型外延S/D部件和p型外延S/D部件的上部，使得从n型外延S/D部件比从p型外延S/D部件去除更多。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN110416081A
公开(公告)日：2019-11-05
申请号：CN201811098848.7
申请日：2018-09-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L23/528 , H01L21/768
Abstract: 方法包括在第一源极/漏极区域和第二源极/漏极区域上方形成层间电介质。第一源极/漏极区域和第二源极/漏极区域分别是n型和p型。蚀刻层间电介质以形成第一接触开口和第二接触开口，其中，第一源极/漏极区域和第二源极/漏极区域分别暴露于第一接触开口和第二接触开口。使用工艺气体来同时回蚀刻第一源极/漏极区域和第二源极/漏极区域，并且第一源极/漏极区域的第一蚀刻速率高于第二源极/漏极区域的第二蚀刻速率。在第一源极/漏极区域和第二源极/漏极区域上分别形成第一硅化物区域和第二硅化物区域。本发明的实施例还涉及NFET/PFET的源极/漏极区域的选择性凹进。
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Patent Agency Ranking
公开(公告)号：CN110416081B
公开(公告)日：2022-10-28
申请号：CN201811098848.7
申请日：2018-09-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L23/528 , H01L21/768
Abstract: 方法包括在第一源极/漏极区域和第二源极/漏极区域上方形成层间电介质。第一源极/漏极区域和第二源极/漏极区域分别是n型和p型。蚀刻层间电介质以形成第一接触开口和第二接触开口，其中，第一源极/漏极区域和第二源极/漏极区域分别暴露于第一接触开口和第二接触开口。使用工艺气体来同时回蚀刻第一源极/漏极区域和第二源极/漏极区域，并且第一源极/漏极区域的第一蚀刻速率高于第二源极/漏极区域的第二蚀刻速率。在第一源极/漏极区域和第二源极/漏极区域上分别形成第一硅化物区域和第二硅化物区域。本发明的实施例还涉及NFET/PFET的源极/漏极区域的选择性凹进。
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公开(公告)号：CN109994541B
公开(公告)日：2022-05-13
申请号：CN201811381368.1
申请日：2018-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/417 , H01L21/336 , H01L29/78
Abstract: 本发明实施例提供了具有不对称的源极/漏极结构的半导体器件和形成方法。在一个实例中，半导体器件包括位于衬底上的第一组鳍结构上的第一组源极/漏极结构、位于衬底上的第二组鳍结构上的第二组源极/漏极结构、以及分别位于第一组鳍结构和第二组鳍结构上方的第一栅极结构和第二栅极结构，第一组源极/漏极结构和第二组源极/漏极结构分别靠近第一栅极结构和第二栅极结构，其中，位于第一组鳍结构上的第一组源极/漏极结构具有第一垂直高度的第一源极/漏极结构，其中，第一垂直高度不同于位于第二组鳍结构上的第二组源极/漏极结构的第二源极/漏极结构的第二垂直高度。本发明实施例涉及半导体器件中的不对称的源极和漏极结构。
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公开(公告)号：CN110875252B
公开(公告)日：2022-04-19
申请号：CN201910815947.0
申请日：2019-08-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 一种方法包括提供一种结构，该结构具有位于衬底上方并且总体沿第一方向纵向定向的第一和第二鳍，以及位于第一和第二鳍上方的源极/漏极(S/D)部件；形成覆盖S/D部件的层间介电(ILD)层；至少对S/D部件之间的区域实施第一蚀刻工艺，从而在ILD层中形成沟槽；在沟槽中沉积介电材料；实施第二蚀刻工艺以选择性地使介电材料凹进；并且实施第三蚀刻工艺以选择性地使ILD层凹进，从而形成暴露S/D部件的接触孔。本发明还涉及半导体器件和制造半导体器件的方法。
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公开(公告)号：CN111128860A
公开(公告)日：2020-05-08
申请号：CN201911050734.X
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/033 , H01L23/528 , H01L21/8234
Abstract: 一种集成电路结构的形成方法，包括：形成第一硬遮罩层和于第一硬遮罩层上方的第二硬遮罩层，以及形成三层(tri-layer)包括：底层、中间层、图案化上层。此方法还包括：蚀刻中间层，以将在图案化上层中的开口延伸进入中间层，其中开口在中间层中具有第一部分，且第一部分具有第一顶宽度和小于第一顶宽度的第一底宽度；蚀刻底层，以将开口延伸进入底层；以及蚀刻第二硬遮罩层，以将开口延伸进入第二硬遮罩层。在第二硬遮罩层中的开口具有第二部分，且第二部分具有第二顶宽度和小于第二顶宽度的第二底宽度。
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公开(公告)号：CN110875252A
公开(公告)日：2020-03-10
申请号：CN201910815947.0
申请日：2019-08-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 一种方法包括提供一种结构，该结构具有位于衬底上方并且总体沿第一方向纵向定向的第一和第二鳍，以及位于第一和第二鳍上方的源极/漏极(S/D)部件；形成覆盖S/D部件的层间介电(ILD)层；至少对S/D部件之间的区域实施第一蚀刻工艺，从而在ILD层中形成沟槽；在沟槽中沉积介电材料；实施第二蚀刻工艺以选择性地使介电材料凹进；并且实施第三蚀刻工艺以选择性地使ILD层凹进，从而形成暴露S/D部件的接触孔。本发明还涉及半导体器件和制造半导体器件的方法。
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