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公开(公告)号：CN113675220B
公开(公告)日：2024-09-13
申请号：CN202110747971.2
申请日：2021-07-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/12 , H01L21/762
Abstract: 本文公开了用于高压绝缘体上半导体器件的深沟槽隔离结构。示例性深沟槽隔离结构围绕绝缘体上半导体衬底的有源区域。深沟槽隔离结构包括第一绝缘体侧壁间隔件、第二绝缘体侧壁间隔件以及设置在第一绝缘体侧壁间隔件和第二绝缘体侧壁间隔件之间的多层含硅隔离结构。多层含硅隔离结构包括设置在底部硅部分上方的顶部多晶硅部分。底部多晶硅部分由选择性沉积工艺形成，而顶部多晶硅部分由非选择性沉积工艺形成。在一些实施例中，底部硅部分掺杂有硼。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113629012A
公开(公告)日：2021-11-09
申请号：CN202110744042.6
申请日：2021-07-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238
Abstract: 一种形成半导体器件的方法，包括：在衬底上方形成蚀刻停止层；在蚀刻停止层上方形成第一扩散阻挡层；在第一扩散阻挡层上方形成半导体器件层，半导体器件层包括晶体管；在半导体器件层的前侧的半导体器件层上方形成第一互连结构，第一互连结构电耦合至晶体管；将第一互连结构附接到载体；在附接之后去除衬底、蚀刻停止层和第一扩散阻挡层；在去除之后，在半导体器件层的背侧处形成第二互连结构。
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公开(公告)号：CN113380635A
公开(公告)日：2021-09-10
申请号：CN202110060982.3
申请日：2021-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/50 , H01L21/66 , H01L21/67 , H01L23/544
Abstract: 本发明的各种实施例涉及形成半导体结构的方法。该方法包括在半导体晶圆上形成多个上部对准标记。多个下部对准标记在操作晶圆上形成并且对应于上部对准标记。半导体晶圆接合至操作晶圆，使得上部对准标记的中心与相应的下部对准标记的中心横向偏移。通过检测多个上部对准标记和下部对准标记，测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移。通过光刻工具执行光刻工艺以在半导体晶圆的上方部分地形成集成电路(IC)结构。在光刻工艺期间，光刻工具根据OVL偏移执行补偿对准。根据本申请的其他实施例，还提供了一种处理系统。
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公开(公告)号：CN106601904B
公开(公告)日：2019-12-20
申请号：CN201610648445.X
申请日：2016-08-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种方法包括图案化金属层以形成多个底电极部件，通过视线沉积工艺形成磁性隧道结(MTJ)堆叠件使得在底电极部件上形成MTJ堆叠件的第一部分，并且在与底电极部件的顶面不同的水平上形成MTJ堆叠件的第二部分，以及实施去除工艺以去除MTJ堆叠件的第二部分而留下基本完整的MTJ堆叠件的第一部分。本发明的实施例还涉及磁性隧道结器件及其形成方法。
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公开(公告)号：CN106098743A
公开(公告)日：2016-11-09
申请号：CN201510735478.3
申请日：2015-11-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L21/306 , B81B7/02
Abstract: 本发明实施例提供了一种用于实施高纵横比蚀刻的方法。提供了一种具有布置在半导体衬底上方的硬掩模层的半导体衬底。对硬掩模层实施第一蚀刻以形成暴露半导体衬底的硬掩模开口。硬掩模开口具有底部宽度。穿过硬掩模开口，对半导体衬底实施第二蚀刻，以形成具有顶部宽度的衬底开口，顶部宽度约等于硬掩模开口的底部宽度。形成内衬于衬底开口的侧壁的保护层。穿过硬掩模开口，对半导体衬底实施第三蚀刻，以增加衬底开口的高度。在第三蚀刻期间，衬底开口的顶部宽度基本保持不变。也提供了具有高纵横比开口的半导体结构。本发明实施例涉及上部不变宽的高纵横比蚀刻。
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Patent Agency Ranking
公开(公告)号：CN119400773A
公开(公告)日：2025-02-07
申请号：CN202411410702.7
申请日：2024-10-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/522 , H01L23/488 , H01L23/485 , H01L23/538 , H01L21/60 , H01L25/065 , H01L25/18 , H10B80/00
Abstract: 通过在第一半导体管芯中的接合焊盘处用第二半导体管芯中的接合通孔接合第一半导体管芯和第二半导体管芯并且通过接合第一半导体管芯中和第二半导体管芯中的介电层来形成半导体器件。从第二半导体器件省略接合焊盘，而是使用接合通孔来接合第一半导体管芯和第二半导体管芯，在第二半导体管芯的接合通孔之间提供更大量的间隔，因为接合通孔具有比接合焊盘小的宽度。这使得第二半导体器件的介电层的更大量的介电材料能够放置在接合通孔之间，而不(或最小程度地)增加第二半导体管芯的横向尺寸。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN111261576A
公开(公告)日：2020-06-09
申请号：CN201911205419.X
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 本申请的各个实施例涉及一种形成具有杂质竞争层的绝缘体上硅(SOI)器件的方法以及SOI结构，以在退火工艺期间吸收潜在的污染物金属颗粒。在一些实施例中，在伪衬底上形成杂质竞争层。在支撑衬底上方形成绝缘层。将伪晶圆的前侧接合到绝缘层。执行退火工艺，其中杂质竞争层从伪衬底的上部吸收金属。然后，去除包括杂质竞争层的伪衬底的主要部分，在绝缘层上留下伪衬底的器件层。本发明的实施例还涉及形成绝缘体上硅结构的方法。
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公开(公告)号：CN104916641B
公开(公告)日：2018-04-10
申请号：CN201410236347.6
申请日：2014-05-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11524
CPC classification number: H01L29/42328 , G11C16/0433 , H01L21/28273 , H01L27/11521 , H01L29/66825 , H01L29/7881
Abstract: 本发明涉及具有设置在共源极区域和共擦除区域之间的、带有基本平坦的顶面的共源极氧化物层的嵌入式闪存单元及其形成方法。在一些实施例中，该嵌入式闪存单元具有半导体衬底，该半导体衬底带有通过第一沟道区域与第一漏极区域间隔开且通过第二沟道区域与第二漏极区域间隔开的共源极区域。通过原位蒸汽生成(ISSG)工艺在共源极区域上面的位置处形成高质量共源极氧化物层。第一和第二浮置栅极在第一和第二沟道区域上方设置在共擦除栅极的相对侧上，其中，该共擦除栅极具有的基本平坦的底面与共源极氧化物层的基本平坦的顶面邻接。
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公开(公告)号：CN107302051A
公开(公告)日：2017-10-27
申请号：CN201610768086.1
申请日：2016-08-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/228 , H01L43/02 , H01L43/08 , H01L43/12
Abstract: 本发明提供了半导体结构及其制造方法。半导体结构包括底电极通孔(BEVA)、位于BEVA上的再生层以及位于再生层上方的磁性隧道结(MTJ)层。BEVA包括位于BEVA的沟槽的底部和侧壁上方的衬垫层以及位于衬垫层上方的电镀的铜，填充BEVA的沟槽。再生层覆盖衬垫层的顶面和电镀的铜的顶面。
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公开(公告)号：CN104916641A
公开(公告)日：2015-09-16
申请号：CN201410236347.6
申请日：2014-05-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/42328 , G11C16/0433 , H01L21/28273 , H01L27/11521 , H01L29/66825 , H01L29/7881
Abstract: 本发明涉及具有设置在共源极区域和共擦除区域之间的、带有基本平坦的顶面的共源极氧化物层的嵌入式闪存单元及其形成方法。在一些实施例中，该嵌入式闪存单元具有半导体衬底，该半导体衬底带有通过第一沟道区域与第一漏极区域间隔开且通过第二沟道区域与第二漏极区域间隔开的共源极区域。通过原位蒸汽生成(ISSG)工艺在共源极区域上面的位置处形成高质量共源极氧化物层。第一和第二浮置栅极在第一和第二沟道区域上方设置在共擦除栅极的相对侧上，其中，该共擦除栅极具有的基本平坦的底面与共源极氧化物层的基本平坦的顶面邻接。
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