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公开(公告)号：CN101738579B
公开(公告)日：2013-11-06
申请号：CN200910221735.6
申请日：2009-11-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G01R31/30
CPC classification number: G01R31/3004 , G01R31/31703
Abstract: 本发明涉及被测试装置电路、集成电路以及半导体晶圆工艺监视电路。本发明公开一种数字工艺监视的电路及方法。公开对应具有工艺相关特性的装置比较电流或电压对电流或电压的电路，转换正比于工艺相关电路特性的电流或电压测量为数字信号以及输出数字信号作为监控。工艺相关电路特性可能选自晶体管临界电压、晶体管饱和电流以及温度相关数量。使用数字技术例如数字滤波以及数字信号处理实施校正。数字工艺监视电路可能成为用于晶圆特性描述的切割道电路或放置于集成电路晶片中作为巨集。工艺监控电路可能使用探测垫或扫描测试电路存取。公开使用数字输出监控工艺特性的方法。
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公开(公告)号：CN101599490B
公开(公告)日：2012-03-21
申请号：CN200910142354.9
申请日：2006-03-07
Applicant: 台湾积体电路制造股份有限公司
Inventor： 庄建祥
IPC: H01L27/082 , H01L29/739 , H01L29/06 , H01L29/08
CPC classification number: H01L29/735 , H01L21/8249 , H01L29/0692 , H01L29/0821
Abstract: 本发明提供一种双极性装置，包括一射极形成在半导体基底中；一集极在半导体基底中与射极侧向的分隔；栅极终端形成在半导体基底上，用以定义射极与集极间的距离；以及外质基极形成在半导体基底上，与射极或集极具有预设距离，其中外质基极、射极、集极以及栅极终端均设置在主动区中，通过在半导体基底中的围绕的绝缘层结构来定义主动区。本发明所述双极性装置，具有改善过的效能、相容于互补金属氧化半导体技术、简洁的布局、步骤的简化、以及额外增加一终端，用以调整本身。
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公开(公告)号：CN101593752B
公开(公告)日：2011-11-16
申请号：CN200910126310.7
申请日：2009-02-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/082
CPC classification number: H01L29/735 , H01L27/0207 , H01L27/0623 , H01L29/0692 , H01L29/1008
Abstract: 一种双极器件包括：设置在半导体衬底上的第一极性的发射极；设置在半导体衬底上的第一极性的集电极；网状配置中的用于限定发射极和集电极的栅图案；在栅图案下的第二极性的内部基极；和设置在栅图案上并与内部基极耦合的、用于与内部基极一起形成双极器件的基极的外部基极。
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公开(公告)号：CN101519183B
公开(公告)日：2011-09-21
申请号：CN200910001963.2
申请日：2009-01-24
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: B81C1/0023 , B81C1/00238 , B81C2203/0792 , H01L2224/48091 , H01L2224/73257 , H01L2924/1461 , H01L2924/19107 , H01L2924/00014 , H01L2924/00
Abstract: 本发明提供了一种具有封装上系统(SOP)结构和板上系统(SOB)结构的微机电系统(MEMS)封装。该微机电系统封装包括以堆叠方式设置的一个或多个MEMS管芯、具有一或多个集成电路管芯的封盖部、以及封装基底或印刷电路板(PCB)。垂直连接器，例如穿透硅通孔(TSV)形成用于在各种部件之间提供较短的电连接。本发明的微机电系统封装方案具有较高的集成密度、减少的MEMS封装迹线、减少的射频延迟和功率消耗。
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公开(公告)号：CN102130683A
公开(公告)日：2011-07-20
申请号：CN201010192799.0
申请日：2010-05-27
Applicant: 台湾积体电路制造股份有限公司
Inventor： 庄建祥
CPC classification number: H03L7/099 , H03B5/1852
Abstract: 本发明公开了一种n相位电压控制振荡器、整数n注入锁定分频器及电路结构，其中该电路结构用于n相位电压控制振荡器或注入锁定分频器，其中包括一环状传输线结构，以n条传输延迟线段借n个连接点连接成环状，其中n为大于或等于3的整数。每一传输延迟线段提供1/n波长的信号延迟于相邻的两个连接点间，且该环状传输线结构耦接一第一电源端点。每一连接点连接对应的晶体管的一第一源极/漏极端点。晶体管还包括一第二源极/漏极端点耦接一第二电源端点，且包括栅极端点。上述栅极端点所耦接的信号与其所属晶体管的第一源极/漏极端点上的信号具有1/2波长的相位差。本发明的电路结构可轻易变形，实现任何相位数量VCO或分频器。
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Patent Agency Ranking
公开(公告)号：CN101924556A
公开(公告)日：2010-12-22
申请号：CN201010212844.4
申请日：2010-06-12
Applicant: 台湾积体电路制造股份有限公司
Inventor： 庄建祥
IPC: H03M1/12
CPC classification number: H03M1/361 , H03M1/1038 , H03M1/205
Abstract: 一种集成电路、系统与模拟信号转换至数字信号的方法，其中集成电路用以转换一模拟信号成为至少一数字信号，包括第一输入端、第一组(2n-1)个反相器与第一加法器。第一输入端用以接收一第一模拟信号。第一组(2n-1)个反相器用以量化该第一模拟信号，并且输出一第一组(2n-1)个数字值。第一组(2n-1)个数字值的各者分别为0或1。第一加法器与该第一组(2n-1)个反相器耦接。第一加法器加总该第一组(2n-1)个数字值，并且输出对应于至少一数字信号的一第一整数值。(2n-1)个反相器所需面积小于传统快闪式模拟至数字转换器中(2n-1)个比较器所需面积。因此可有效减少集成电路100的晶片尺寸。
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公开(公告)号：CN101359908B
公开(公告)日：2010-08-18
申请号：CN200810145354.X
申请日：2006-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/173 , H03K19/177
Abstract: 本发明公开一种基于可编程穿越门的逻辑元件，其中一种基于可编程穿越门的逻辑元件，用以提供至少一布尔函数，包括：一第一穿越门，用以接收一第一输入；一第二穿越门，用以接收一第二输入；以及一第三输入及一第三输入互补信号，耦接至上述第一穿越门及上述第二穿越门，作为多个门控制信号，其中上述第一穿越门及上述第二穿越门的输出形成一联合输出，且编程上述第一输入、上述第二输入、及上述第三输入以提供一双输入布尔函数。本发明使不是为特定目的而配置的构建块可使用于诸如一般存储器及/或仅改变一些掩模的一般逻辑等一般性目的。
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公开(公告)号：CN100570752C
公开(公告)日：2009-12-16
申请号：CN200610170353.1
申请日：2006-12-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 庄建祥
IPC: G11C29/18
CPC classification number: G11C29/50 , G11C11/401
Abstract: 本发明提供一种存储器测试的方法，用以测试有多个单元板及多个位线板的存储器，包括下列步骤：将存储器置于测试模式；套用测试样本至存储器；当写入‘1’到既定单元时，提供第一电压到单元板，第一电压高于一正供应电压的一半；当写入‘0’到既定单元时，提供第二电压到单元板，第二电压低于正供应电压的一半。第一及第二电压用以模拟存储器单元中较弱的电荷储存单元。当预期由既定单元中读取‘1’时，提供第三电压到位线板，第三电压高于正供应电压的一半；当预期由既定单元中读取‘0’时，提供第四电压到位线板，第四电压低于正供应电压的一半。第三及第四电压用以模拟存储器单元的电荷衰退。本发明大致不会对测试时间造成任何负担。
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公开(公告)号：CN100547927C
公开(公告)日：2009-10-07
申请号：CN200610057345.6
申请日：2006-03-10
Applicant: 台湾积体电路制造股份有限公司
Inventor： 庄建祥
IPC: H03K19/0175 , H03K19/0185
Abstract: 本发明提供一种输入/输出电路，用以相应于一第二电压的输入信号，输出一第一电压的输出信号，该第二电压低于该第一电压，包括一降压模组、一升压模组与一移位器。降压模组具有至少一介于接地端与一输出节点间串联耦接的N型金属氧化物半导体晶体管；升压模组具有至少一介于一输入/输出电压与该输出节点间串联耦接的P型金属氧化物半导体晶体管；移位器回应于该输入信号，用以产生一组差动偏压选择性地启动或禁止该降压模组与该升压模组，将该输出节点的电压拉至该输入/输出电压或接地。本发明移除了厚氧化层元件所需的额外光罩，也因此节省了成本与制造时间。
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公开(公告)号：CN101447233A
公开(公告)日：2009-06-03
申请号：CN200810210580.1
申请日：2008-09-02
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C29/08 , G11C2216/26
Abstract: 公开了一种测试逻辑电路的系统，用于在具有存储单元阵列的一次性可编程(OTP)式存储器中执行写入和读取操作，该系统包括测试单元列，其单元数与所述存储单元阵列的整列的单元数基本相同；测试单元行，其单元数与所述存储单元阵列的整行中单元数目基本相同；其中，在测试操作过程中首先对所述测试单元的列和行进行写入，接着进行读取，且所述测试单元的列和行在OTP存储器的非测试操作过程中永远不会被存取。
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