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公开(公告)号：CN116386516A
公开(公告)日：2023-07-04
申请号：CN202310372344.4
申请日：2023-04-10
Applicant: 友达光电股份有限公司
IPC: G09G3/32
Abstract: 本发明提供一种像素电路以及显示面板。像素电路包括发光电路、第一发光控制电路、第二发光控制电路以及第三发光控制电路。第一发光控制电路用以基于第一参考电压以及第二参考电压来产生驱动信号。第二发光控制电路用以根据调制信号、调制控制信号以及第二参考电压来产生发光时间控制信号。第三发光控制电路用以根据发光时间控制信号来决定是否致能驱动信号。在维持期间内，第二发光控制电路基于第一控制电压以及第二控制电压来使调制信号维持在第三参考电压。
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公开(公告)号：CN117855220A
公开(公告)日：2024-04-09
申请号：CN202410026315.7
申请日：2024-01-08
Applicant: 友达光电股份有限公司
Abstract: 本发明提供一种显示装置，包含发光元件设置于阵列基板上。阵列基板包含基材、开关元件、绝缘层、连接层、导电层及间隔层。开关元件设置于基材上。绝缘层设置于开关元件上，且具有穿孔。连接层设置于绝缘层上并通过穿孔电性连接开关元件。导电层设置于连接层上，且具有电性连接连接层的接垫，其中发光元件电性连接接垫以电性连接开关元件。间隔层设置于连接层与导电层之间，导电层延伸至间隔层上并于基材上正投影形成第一正投影区域，每一发光元件于基材上正投影形成第二正投影区域，穿孔位于第一正投影区域内，而不位于多个第二正投影区域内。
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公开(公告)号：CN106992191B
公开(公告)日：2020-03-06
申请号：CN201710309217.4
申请日：2017-05-04
Applicant: 友达光电股份有限公司
Abstract: 一种主动元件阵列基板包含基板、开关元件、层间介电层、绝缘凸块、导电层与像素电极。开关元件位于基板上。层间介电层位于开关元件上，且层间介电层具有至少一开孔，开孔未覆盖至少部分的开关元件的漏极。绝缘凸块至少部分覆盖开孔。导电层位于绝缘凸块的上表面与侧壁，并通过开孔电性连接开关元件的漏极。像素电极电性连接导电层。
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公开(公告)号：CN105336755A
公开(公告)日：2016-02-17
申请号：CN201510710446.8
申请日：2015-10-28
Applicant: 友达光电股份有限公司
IPC: H01L27/146
CPC classification number: H01L27/124 , G02F1/136227 , G02F2001/136222 , H01L27/1222 , H01L29/41733 , H01L29/6675 , H01L29/78672 , H01L27/14603 , H01L27/14636
Abstract: 本发明提供了一种像素结构，其包括多个扫描线、多个数据线以及多个子像素。扫描线及数据线互相交错设置于基板上。子像素包括开关元件、接触图案层、彩色滤光图案层以及像素电极。开关元件分别与一条扫描线及一条数据线电连接。接触图案层与彩色滤光图案层配置于基板与开关元件上，接触图案层覆盖至少两个相邻开关元件的部分区域，至少两个彩色滤光图案层分别具有一缺口，且接触图案层对应设置于缺口中。像素电极配置于彩色滤光图案层、接触图案层与开关元件上，至少一像素电极部分设置于彩色滤光图案层与对应的开关元件之间且电连接。
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公开(公告)号：CN116152866A
公开(公告)日：2023-05-23
申请号：CN202310163001.7
申请日：2023-02-24
Applicant: 友达光电股份有限公司
IPC: G06V40/13
Abstract: 本公开内容提供一种感测电路及像素电路，感测电路包含光感元件、第一晶体管以及温度感测元件。光感元件用以接收光线并根据光线的强度传输第一电流。第一晶体管的栅极端用以接收第一控制信号。光感元件与第一晶体管在第一节点及第二节点之间彼此串联耦接。温度感测元件耦接于第一节点及第二节点之间，且用以依据温度产生第二电流。温度感测元件包含通道结构、第一栅极、第二栅极以及遮光结构。通道结构用以传输第二电流。第一栅极设置于通道结构的上方。第二栅极设置于通道结构的下方。遮光结构设置于第一栅极的上方。
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Patent Agency Ranking
公开(公告)号：CN115810671A
公开(公告)日：2023-03-17
申请号：CN202310062040.8
申请日：2023-01-19
Applicant: 友达光电股份有限公司
IPC: H01L29/786 , H01L29/06 , H01L29/423
Abstract: 本发明公开了一种薄膜晶体管，包括底栅极、半导体层、顶栅极、第一辅助导电图案、源极及漏极。半导体层包括第一半导体区、第二半导体区、第一重掺杂区、第二重掺杂区、第三重掺杂区、第一浅掺杂区、第二浅掺杂区及第三浅掺杂区。第一重掺杂区位于第一半导体区与第二半导体区之间。第一重掺杂区及第二重掺杂区分别位于第一半导体区的两侧。第一重掺杂区及第三重掺杂区分别位于第二半导体区的两侧。第一浅掺杂区位于第一重掺杂区与第一半导体区之间。第二浅掺杂区位于第一半导体区与第二重掺杂区之间。第三浅掺杂区位于第二半导体区与第一重掺杂区之间。第二半导体区的两端分别直接地连接第三重掺杂区及第三浅掺杂区。顶栅极电性连接至底栅极。源极及漏极分别电性连接至半导体层的第三重掺杂区及第二重掺杂区。
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公开(公告)号：CN115763571A
公开(公告)日：2023-03-07
申请号：CN202211606354.1
申请日：2022-12-14
Applicant: 友达光电股份有限公司
IPC: H01L29/786 , H01L29/423 , H01L27/15 , H10K59/121
Abstract: 本发明公开一种主动元件及显示装置，其中该主动元件包括基板、底栅极、第一栅介电层、半导体结构、第二栅介电层、顶栅极、漏极以及源极。第一栅介电层位于底栅极上。半导体结构位于第一栅介电层上，且包括漏极掺杂区、漏极轻掺杂区、沟道区以及源极掺杂区。漏极轻掺杂区直接连接于漏极掺杂区以及沟道区之间。第二栅介电层位于半导体结构上。顶栅极位于第二栅介电层上。底栅极在基板的顶面的法线方向上至少部分重叠于漏极轻掺杂区。底栅极在法线方向上不重叠于顶栅极。底栅极与顶栅极分别电连接至不同的信号源。
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公开(公告)号：CN110703523B
公开(公告)日：2022-04-15
申请号：CN201910789372.X
申请日：2019-08-26
Applicant: 友达光电股份有限公司
IPC: G02F1/1362 , G02F1/1343 , H01L27/12
Abstract: 本发明实施例提供一种显示装置，包括第一与第二基板、第一与第二晶体管、第一与第二数据线以及第一与第二栅极线。第一与第二基板在垂直投影方向彼此交叠。第一晶体管、第一数据线与第一栅极线设置于第一基板。第二晶体管、第二数据线与第二栅极线设置于第二基板。第一栅极线与第二栅极线在垂直投影方向上彼此交叠，且第一晶体管与第二晶体管在垂直投影方向上交叠。
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公开(公告)号：CN110703523A
公开(公告)日：2020-01-17
申请号：CN201910789372.X
申请日：2019-08-26
Applicant: 友达光电股份有限公司
IPC: G02F1/1362 , G02F1/1343 , H01L27/12
Abstract: 本发明实施例提供一种显示装置，包括第一与第二基板、第一与第二晶体管、第一与第二数据线以及第一与第二栅极线。第一与第二基板在垂直投影方向彼此交叠。第一晶体管、第一数据线与第一栅极线设置于第一基板。第二晶体管、第二数据线与第二栅极线设置于第二基板。第一栅极线与第二栅极线在垂直投影方向上彼此交叠，且第一晶体管与第二晶体管在垂直投影方向上交叠。
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公开(公告)号：CN105336755B
公开(公告)日：2018-03-16
申请号：CN201510710446.8
申请日：2015-10-28
Applicant: 友达光电股份有限公司
IPC: H01L27/146
CPC classification number: H01L27/124 , G02F1/136227 , G02F2001/136222 , H01L27/1222 , H01L29/41733 , H01L29/6675 , H01L29/78672
Abstract: 本发明提供了一种像素结构，其包括多个扫描线、多个数据线以及多个子像素。扫描线及数据线互相交错设置于基板上。子像素包括开关元件、接触图案层、彩色滤光图案层以及像素电极。开关元件分别与一条扫描线及一条数据线电连接。接触图案层与彩色滤光图案层配置于基板与开关元件上，接触图案层覆盖至少两个相邻开关元件的部分区域，至少两个彩色滤光图案层分别具有一缺口，且接触图案层对应设置于缺口中。像素电极配置于彩色滤光图案层、接触图案层与开关元件上，至少一像素电极部分设置于彩色滤光图案层与对应的开关元件之间且电连接。
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