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公开(公告)号：CN119132248A
公开(公告)日：2024-12-13
申请号：CN202411527796.6
申请日：2024-10-30
Applicant: 南京大学
IPC: G09G3/34 , G06T3/04 , G06T5/60 , G06T5/70 , G06T5/20 , G06T3/4007 , G06T3/4046 , G06T1/20 , G06F5/06 , G06N3/0464 , G06N3/0455
Abstract: 本发明公开了一种显示器件的动态背光调控方法及系统，包括：根据当前待显示的原始输入图像中每个像素点的特征值，形成灰度图像；将灰度图像输入至预设的卷积神经网络编码器模型，得到压缩特征图；将压缩特征图输入至预设的耦合扩散算法解码器模型，得到更新图像；基于更新图像每个像素点的灰度值，调控所述显示器的背光；本发明采用神经网络方法来进行图像背光的压缩特征提取，提升了算法对不同显示场景的适应性，在解码器阶段通过双线性插值和最近邻插值的耦合，使得扩充阶段的运算不过于复杂，又提供了相对更加可靠、平滑的图像效果，对于视频流的处理采用了乒乓设计和流水线架构设计，增加了并行度和数据吞吐率，提高了数据处理效率。
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公开(公告)号：CN116318639A
公开(公告)日：2023-06-23
申请号：CN202211093758.5
申请日：2022-09-08
Applicant: 南京大学
IPC: H04L9/08
Abstract: 本发明提出了一种轻量化Twofish加密算法加速器及其加速方法，其中的主要的模块包括控制器模块、子密钥生成模块、轮运算模块和输入输出白化模块。本发明提出了实现S盒单元置换功能的高效硬件加速电路，并在每一轮运算中引入线性反馈移位寄存器随机选择S盒中的置换电路，从而提高加密过程的安全性；本发明提出的轮运算模块与扩展子秘钥生成单元这两个核心部分在硬件资源上高度共享，根据控制信号切换功能交替运行，因此资源利用较少，硬件实现规模小轻量化，能够良好地适应在SoC中的模块集成。
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公开(公告)号：CN119441131A
公开(公告)日：2025-02-14
申请号：CN202411555388.1
申请日：2024-11-04
Applicant: 南京大学
Abstract: 本发明公开了一种二维访存控制器的动态重构方法，属于访存控制器技术领域，其具体包括：提取矩阵算法的并行度及运算特征，据此确定存储模块的分区方式并分区存储矩阵源数据；基于并行度确定源数据通道的启用数量，实现数据从存储到计算的高效传输；根据并行度和运算特征，通过源数据通道将矩阵源数据从存储模块搬至计算模块，执行矩阵运算；运算结束后，根据并行度和结果确定结果数据通道的启用数量，将结果传回存储模块；根据算法和运算需求动态调整各模块配置，提高了矩阵运算的灵活性和效率。
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公开(公告)号：CN119441089A
公开(公告)日：2025-02-14
申请号：CN202411555387.7
申请日：2024-11-04
Applicant: 南京大学
Abstract: 本发明涉及数据传输技术领域，尤其涉及一种适用于FFT算法的数据传输通路，本发明提出以下方案，通过AXI总线从DDR存储器获取数据，经DMA传输至SRAM阵列。采用数据传输接口结合fft_port模块，使每周期传输256bit数据(四个64bit浮点数)，实现了传输速率的4倍提升。该通路包括无冲突访存控制器，通过索引‑地址转换规则将数据高效存储至SRAM。此外，系统支持多批处理和补零操作，确保数据点数符合FFT算法要求，适应2的n次方和非2的n次方数据集的处理需求。握手信号控制单元动态管理ack信号，在补零期间暂停数据传输。该通路支持最大4M点的FFT运算，满足高效、大规模数据处理需求。
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公开(公告)号：CN117369769A
公开(公告)日：2024-01-09
申请号：CN202311399106.9
申请日：2023-10-26
Applicant: 南京大学
Abstract: 本发明公开了一种多功能向量算法加速器的动态重构方法，包括提取算法并行度及运算特征，根据算法并行度和操作数数量确定向量存储模块的分区方式；根据算法并行度和操作数数量确定向量源数据通道的启用数量，通过源数据通道将源数据从向量存储模块搬至向量计算模块；根据算法并行度、第一层运算层的运算类型、运算结构和除法器启用需求确定向量计算模块内部的运算单元的启用数量和连线方式；根据算法并行度和运算结构确定向量结果数据通道的启用数量。本发明通过提取算法并行度及运算特征，对向量算法加速器的硬件电路进行动态重构，能灵活地进行存储资源、数据通路和计算资源的组合调度，在保证系统性能的同时显著降低面积开销。
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Patent Agency Ranking
公开(公告)号：CN119474007A
公开(公告)日：2025-02-18
申请号：CN202411555390.9
申请日：2024-11-04
Applicant: 南京大学
Abstract: 本发明公开了可重构计算阵列、重构控制器架构、芯片及重构计算方法，包括主控模块、状态机模块、计算译码器模块、访存资源控制器模块、重构控制器模块、可重构计算阵列、输入缓冲区模块和输出缓冲区模块；状态机模块通过状态切换，控制整个重构计算过程；重构控制器模块根据计算译码器模块的译码结果配置可重构计算阵列中PE单元的连接方式，实现多种计算功能以完成不同类型的数据计算任务。本发明通过对可重构计算阵列中多个计算单元进行动态配置，使得硬件架构能够根据不同的算法需求进行实时调整，对可重构计算阵列进行精准配置以完成不同的计算任务，而无需为每种任务设计专用的硬件，从而提高芯片配置的灵活性并提高资源利用率。
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公开(公告)号：CN113986196A
公开(公告)日：2022-01-28
申请号：CN202111240344.6
申请日：2021-10-25
Applicant: 南京大学
Abstract: 本发明提供了一种离散高斯噪声的并行生成方法及硬件结构，属于密码学算法硬件设计领域，包括：真随机数缓冲区、随机比特寄存器、比特搜索模块、结果输出处理模块、控制状态机、结果缓冲区。本发明的提出了一种基于Knuth‑Yao算法的离散高斯噪声的生成方法及硬件结构，可以生成格密码学中所需要的离散高斯噪声。本发明在保证噪声分布的密码学安全性的同时，降低了采样时延，提高了并行度，并减少了查找的空间复杂度，提高了格密码算法的运行效率。
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公开(公告)号：CN113986196B
公开(公告)日：2025-03-25
申请号：CN202111240344.6
申请日：2021-10-25
Applicant: 南京大学
Abstract: 本发明提供了一种离散高斯噪声的并行生成方法及硬件结构，属于密码学算法硬件设计领域，包括：真随机数缓冲区、随机比特寄存器、比特搜索模块、结果输出处理模块、控制状态机、结果缓冲区。本发明的提出了一种基于Knuth‑Yao算法的离散高斯噪声的生成方法及硬件结构，可以生成格密码学中所需要的离散高斯噪声。本发明在保证噪声分布的密码学安全性的同时，降低了采样时延，提高了并行度，并减少了查找的空间复杂度，提高了格密码算法的运行效率。
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公开(公告)号：CN119441699A
公开(公告)日：2025-02-14
申请号：CN202411555384.3
申请日：2024-11-04
Applicant: 南京大学
IPC: G06F17/16
Abstract: 本申请公开了一种基于Cholesky分解的迭代计算矩阵求逆方法及系统，涉及DSP系统优化技术领域，该方法包括获取目标源矩阵；基于Cholesky分解，对目标源矩阵进行第一迭代处理，生成上三角矩阵；对上三角矩阵进行第二迭代处理，生成上三角矩阵的逆矩阵；对上三角矩阵的逆矩阵进行共轭转置处理，生成下三角矩阵；其中，下三角矩阵以整列存储的形式进行存放；将上三角矩阵的逆矩阵的存放方式转换为顺序存储的形式；对上三角矩阵的逆矩阵以及下三角矩阵进行矩阵乘法处理，生成目标源矩阵的逆矩阵。本申请通过迭代替代累加求和，采用复数乘加优化计算，支持多并行度操作，并行化处理补零操作，可适配一般矩阵乘法模块，降低计算时间和面积开销。
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公开(公告)号：CN119441130A
公开(公告)日：2025-02-14
申请号：CN202411555385.8
申请日：2024-11-04
Applicant: 南京大学
Abstract: 本发明公开了一种三维可重构硬件加速核芯片，属于芯片技术领域，其技术方案要点是三维可重构硬件加速核芯片包括：可重构运算阵列用于提供至少一个单元级计算单元和至少一个算法级计算单元；存储阵列用于存储经AXI总线输入与可重构运算阵列输出的运算数据；控制器集合用于控制至少一个单元级计算单元和至少一个算法级计算单元，以分别实现单元级计算操作和算法级计算操作，以及控制存储阵列的运算数据存储，本发明通过独立的控制体系管理配置译码、重构控制、计算控制、数据分发与存储控制等调度功能，构建了基于静态调度、静态数据流模型的三维可重构硬件加速核芯片，该芯片通过存算解耦，实现了空间维度、时间维度、资源维度的多维可重构。
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