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公开(公告)号：CN119943789A
公开(公告)日：2025-05-06
申请号：CN202311465428.9
申请日：2023-11-06
Applicant: 北京超弦存储器研究院
IPC: H01L23/48 , H01L23/528 , H01L23/522 , H01L21/768
Abstract: 本申请实施例提供了一种半导体器件及其制造方法和电子设备。该半导体器件包括阵列排布于衬底一侧的半导体柱和多条位线。阵列排布的半导体柱沿第一方向间隔排布成多行，沿第二方向间隔排布成多列；第一方向和第二方向呈设计角度，且均平行于衬底；每条位线包括相互连接的第一子位线和第二子位线，第一子位线沿第一方向延伸且设置于每行各半导体柱靠近衬底的底部，第二子位线设置于半导体柱的沿第二方向的两侧面。本申请实施例的位线沿第二方向的截面的形状呈凹状，有利于提升位线与半导体柱的接触面积，进而提升位线与半导体柱之间的导电性。
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公开(公告)号：CN119233629A
公开(公告)日：2024-12-31
申请号：CN202310789597.1
申请日：2023-06-29
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请涉及一种半导体结构及其制备方法。该半导体结构包括：衬底；所述衬底包括呈阵列排布的多个有源柱，所述有源柱包括沟道区域，所述沟道区域侧壁具有栅极容置槽；多个栅极；所述栅极包覆对应所述有源柱的所述沟道区域，且所述栅极至少填充所述栅极容置槽。该半导体结构具有较好的栅控能力以及较高的开关比，有利于提升半导体器件的电学性能。
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公开(公告)号：CN116190424B
公开(公告)日：2024-03-15
申请号：CN202211310252.5
申请日：2022-10-25
Applicant: 北京超弦存储器研究院
IPC: H01L29/10 , H01L29/78 , H01L21/336
Abstract: 本公开提供一种半导体器件及其制作方法，涉及半导体技术领域。该半导体器件包括衬底、形成于衬底的沟道区以及位于沟道区两侧的源区和漏区，其中，沟道区包括具有第一掺杂浓度的第一沟道层和具有第二掺杂浓度的第二沟道层，第一沟道层覆盖部分源区和部分漏区，第二沟道层位于第一沟道层的背离源区以及漏区的一侧，第一掺杂浓度大于第二掺杂浓度。本公开中的半导体器件通过对器件沟道区进行多步骤原位生长或单层分子掺杂，使沟道区分为具有不同掺杂浓度的内外两层，这增大了最大耗尽区宽度，可以达到降低漏电的效果。
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公开(公告)号：CN117425351A
公开(公告)日：2024-01-19
申请号：CN202211615841.4
申请日：2022-12-15
Applicant: 北京超弦存储器研究院
IPC: H10B61/00
Abstract: 一种用于磁存储器的半导体器件、存储结构、电子设备，所述半导体器件包括多个沿垂直于衬底方向堆叠的晶体管，字线，第一连接电极，第二连接电极；每个所述晶体管包括第一电极，第二电极，沿垂直于所述衬底方向延伸的栅电极，位于所述栅电极侧壁且与所述栅电极绝缘的半导体层；所述第一连接电极连接所述多个晶体管的所述第一电极，所述第二连接电极连接所述多个晶体管的所述第二电极，所述字线沿垂直于所述衬底的方向延伸且贯穿所述多个晶体管。本实施例提供的方案，通过连接多个晶体管的第一电极，连接多个晶体管的第二电极形成多个并联的晶体管，且多个晶体管在垂直方向堆叠，实现可以提供大电流的半导体器件，且占用的面积小。
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公开(公告)号：CN116669419A
公开(公告)日：2023-08-29
申请号：CN202310705736.8
申请日：2021-11-30
Applicant: 长鑫存储技术有限公司 , 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本公开提供了一种半导体结构的制作方法及半导体结构，涉及半导体技术领域。该半导体结构的制作方法包括提供基底；于基底上形成有源柱，有源柱包括顺序连接的第一段、第二段和第三段，沿第一方向，于第二段的侧壁、第一段的顶面和第三段的底面上形成第一栅氧化层；于第一栅氧化层上形成第二栅氧化层，第二栅氧化层的长度小于第一栅氧化层的长度，第二栅氧化层靠近第三段设置，第二栅氧化层的厚度大于第一栅氧化层的厚度。本公开通过在有源柱的第二段上的不同位置形成两层不同厚度的栅氧化层，从而有效减少栅诱导漏极泄漏电流，进而提高半导体结构的性能和良率。
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Patent Agency Ranking
公开(公告)号：CN116249348A
公开(公告)日：2023-06-09
申请号：CN202310395781.8
申请日：2023-04-13
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/402 , G11C11/4074 , G11C11/408 , G11C11/4096
Abstract: 本申请提供了一种存储器及其访问方法、电子设备，该存储器包括多个存储单元，存储单元包括第一晶体管和第二晶体管；第一晶体管被配置为读晶体管，第二晶体管被配置为写晶体管；第一晶体管和第二晶体管沿平行于衬底的方向依次分布；第一晶体管包括第一栅极、第一半导体层、第一电极和第二电极，第二晶体管包括第二栅极、第二半导体层、第三电极和第四电极；第一半导体层与第二半导体层连接，第二栅极复用第一晶体管的背栅极，使得在读操作时，向无需访问的存储单元的第二晶体管的第二栅极施加第二电压，以调节第一晶体管的阈值电压，使得无需访问的存储单元的第一晶体管关断。采用本申请，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
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公开(公告)号：CN116209259B
公开(公告)日：2024-03-15
申请号：CN202211358553.5
申请日：2022-11-01
Applicant: 北京超弦存储器研究院
IPC: H10B12/10
Abstract: 本公开提供了一种存储单元阵列结构和制备方法，该存储单元阵列结构包括绝缘衬底、形成于所述绝缘衬底表面上的三维存储单元阵列，所述三维存储单元阵列包括多层存储单元，以及位于每一层的多个存储单元、多个位线和多个字线；其中，每个存储单元包括晶体管和电容器，所述电容器包括第一电极、第二电极和电容器电介质层；所述晶体管与所述电容器电连接；每个位线沿第一方向延伸，第一方向平行于所述绝缘衬底表面；位于同一层且对称分布于同一位线的两侧的存储单元共用该同一位线；垂直方向上不同层相邻位线之间的存储单元的电容器共用同一第二电极；每个字线沿第二方向延伸，第二方向垂直于所述绝缘衬底表面；垂直方向上不同层的存储单元共用同一字线。
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公开(公告)号：CN116249348B
公开(公告)日：2024-02-20
申请号：CN202310395781.8
申请日：2023-04-13
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/402 , G11C11/4074 , G11C11/408 , G11C11/4096
Abstract: 本申请提供了一种存储器及其访问方法、电子设备，该存储器包括多个存储单元，存储单元包括第一晶体管和第二晶体管；第一晶体管被配置为读晶体管，第二晶体管被配置为写晶体管；第一晶体管和第二晶体管沿平行于衬底的方向依次分布；第一晶体管包括第一栅极、第一半导体层、第一电极和第二电极，第二晶体管包括第二栅极、第二半导体层、第三电极和第四电极；第一半导体层与第二半导体层连接，第二栅极复用第一晶体管的背栅极，使得在读操作时，向无需访问的存储单元的第二晶体管的第二栅极施加第二电压，以调节第一晶体管的阈值电压，使得无需访问的存储单元的第一晶体管关断。采用本申请，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
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公开(公告)号：CN117425352A
公开(公告)日：2024-01-19
申请号：CN202211635323.9
申请日：2022-12-19
Applicant: 北京超弦存储器研究院
Abstract: 本申请公开了一种半导体器件、电子设备，涉及半导体技术领域，所述半导体器件包括多个存储单元；每个存储单元包括一个磁性隧道结和至少一个晶体管；磁性隧道结和晶体管通过所述晶体管的漏极连接；所述晶体管包括：竖向延伸且横向环绕状的沟道、环绕状的栅氧化层、竖向延伸的栅极、竖向延伸的源极和竖向延伸的漏极；所述沟道的内侧设置所述栅氧化层；所述栅氧化层内侧填充有所述栅极；所述漏极和所述源极分别位于所述沟道的外侧沿着横向间隔设置且位于所述外侧的相对的两侧。可有效解决MRAM写入大电流问题，减少存储功耗。另外，可多层堆叠，利于3D集成，可节省面积，具有成本优势。
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公开(公告)号：CN116507123A
公开(公告)日：2023-07-28
申请号：CN202310753427.8
申请日：2023-06-26
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，涉及但不限于存储技术领域，半导体器件的制造方法包括：在第一硅基底上形成第一金属硅化物薄膜；在第二硅基底上形成第二金属硅化物薄膜；采用倒装芯片键合的方式，将所述第一硅基底的所述第一金属硅化物薄膜与所述第二硅基底的所述第二金属硅化物薄膜键合，使所述第一金属硅化物薄膜和所述第二金属硅化物薄膜形成金属硅化物层；通过刻蚀工艺，将所述金属硅化物层刻蚀形成线状的位线；使第一硅基底形成所述半导体柱；解决位线断路以及位线与半导体柱接触不良等问题，并保证半导体柱高度的均一性。
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