-
公开(公告)号：CN117425351A
公开(公告)日：2024-01-19
申请号：CN202211615841.4
申请日：2022-12-15
Applicant: 北京超弦存储器研究院
IPC: H10B61/00
Abstract: 一种用于磁存储器的半导体器件、存储结构、电子设备，所述半导体器件包括多个沿垂直于衬底方向堆叠的晶体管，字线，第一连接电极，第二连接电极；每个所述晶体管包括第一电极，第二电极，沿垂直于所述衬底方向延伸的栅电极，位于所述栅电极侧壁且与所述栅电极绝缘的半导体层；所述第一连接电极连接所述多个晶体管的所述第一电极，所述第二连接电极连接所述多个晶体管的所述第二电极，所述字线沿垂直于所述衬底的方向延伸且贯穿所述多个晶体管。本实施例提供的方案，通过连接多个晶体管的第一电极，连接多个晶体管的第二电极形成多个并联的晶体管，且多个晶体管在垂直方向堆叠，实现可以提供大电流的半导体器件，且占用的面积小。
-
公开(公告)号：CN116249348A
公开(公告)日：2023-06-09
申请号：CN202310395781.8
申请日：2023-04-13
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/402 , G11C11/4074 , G11C11/408 , G11C11/4096
Abstract: 本申请提供了一种存储器及其访问方法、电子设备，该存储器包括多个存储单元，存储单元包括第一晶体管和第二晶体管；第一晶体管被配置为读晶体管，第二晶体管被配置为写晶体管；第一晶体管和第二晶体管沿平行于衬底的方向依次分布；第一晶体管包括第一栅极、第一半导体层、第一电极和第二电极，第二晶体管包括第二栅极、第二半导体层、第三电极和第四电极；第一半导体层与第二半导体层连接，第二栅极复用第一晶体管的背栅极，使得在读操作时，向无需访问的存储单元的第二晶体管的第二栅极施加第二电压，以调节第一晶体管的阈值电压，使得无需访问的存储单元的第一晶体管关断。采用本申请，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
-
公开(公告)号：CN118155677B
公开(公告)日：2024-11-15
申请号：CN202410287931.8
申请日：2024-03-13
Applicant: 北京超弦存储器研究院
IPC: G11C11/408 , G11C11/4094 , G11C29/00
Abstract: 本申请实施例提供了一种存储结构、存储器及电子设备，涉及存储技术领域。该存储结构包括:多个阵列排布的存储阵列片、多个位线、多个字线、多个公共位线以及多个连接线；每个存储阵列片包括多层存储单元层，每个存储块包括多个存储单元；每个连接线与一个公共位线对应连接，多个连接线分别位于存储阵列片的两侧；任意两个分别位于同一个存储阵列片的两侧的连接线，用于与一个感应放大器连接且分别向感应放大器输出读取信号和读取信号的参考电压信号。本申请实施例实现了读取信号和参考电压信号源自同一个存储阵列片的两个位线上的信号，从而减小信号的串扰问题。
-
公开(公告)号：CN118155677A
公开(公告)日：2024-06-07
申请号：CN202410287931.8
申请日：2024-03-13
Applicant: 北京超弦存储器研究院
IPC: G11C11/408 , G11C11/4094 , G11C29/00
Abstract: 本申请实施例提供了一种存储结构、存储器及电子设备，涉及存储技术领域。该存储结构包括:多个阵列排布的存储阵列片、多个位线、多个字线、多个公共位线以及多个连接线；每个存储阵列片包括多层存储单元层，每个存储块包括多个存储单元；每个连接线与一个公共位线对应连接，多个连接线分别位于存储阵列片的两侧；任意两个分别位于同一个存储阵列片的两侧的连接线，用于与一个感应放大器连接且分别向感应放大器输出读取信号和读取信号的参考电压信号。本申请实施例实现了读取信号和参考电压信号源自同一个存储阵列片的两个位线上的信号，从而减小信号的串扰问题。
-
公开(公告)号：CN116209259A
公开(公告)日：2023-06-02
申请号：CN202211358553.5
申请日：2022-11-01
Applicant: 北京超弦存储器研究院
IPC: H10B12/10
Abstract: 本公开提供了一种存储单元阵列结构和制备方法，该存储单元阵列结构包括绝缘衬底、形成于所述绝缘衬底表面上的三维存储单元阵列，所述三维存储单元阵列包括多层存储单元，以及位于每一层的多个存储单元、多个位线和多个字线；其中，每个存储单元包括晶体管和电容器，所述电容器包括第一电极、第二电极和电容器电介质层；所述晶体管与所述电容器电连接；每个位线沿第一方向延伸，第一方向平行于所述绝缘衬底表面；位于同一层且对称分布于同一位线的两侧的存储单元共用该同一位线；垂直方向上不同层相邻位线之间的存储单元的电容器共用同一第二电极；每个字线沿第二方向延伸，第二方向垂直于所述绝缘衬底表面；垂直方向上不同层的存储单元共用同一字线。
-
Patent Agency Ranking
公开(公告)号：CN116209259B
公开(公告)日：2024-03-15
申请号：CN202211358553.5
申请日：2022-11-01
Applicant: 北京超弦存储器研究院
IPC: H10B12/10
Abstract: 本公开提供了一种存储单元阵列结构和制备方法，该存储单元阵列结构包括绝缘衬底、形成于所述绝缘衬底表面上的三维存储单元阵列，所述三维存储单元阵列包括多层存储单元，以及位于每一层的多个存储单元、多个位线和多个字线；其中，每个存储单元包括晶体管和电容器，所述电容器包括第一电极、第二电极和电容器电介质层；所述晶体管与所述电容器电连接；每个位线沿第一方向延伸，第一方向平行于所述绝缘衬底表面；位于同一层且对称分布于同一位线的两侧的存储单元共用该同一位线；垂直方向上不同层相邻位线之间的存储单元的电容器共用同一第二电极；每个字线沿第二方向延伸，第二方向垂直于所述绝缘衬底表面；垂直方向上不同层的存储单元共用同一字线。
-
公开(公告)号：CN116249348B
公开(公告)日：2024-02-20
申请号：CN202310395781.8
申请日：2023-04-13
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/402 , G11C11/4074 , G11C11/408 , G11C11/4096
Abstract: 本申请提供了一种存储器及其访问方法、电子设备，该存储器包括多个存储单元，存储单元包括第一晶体管和第二晶体管；第一晶体管被配置为读晶体管，第二晶体管被配置为写晶体管；第一晶体管和第二晶体管沿平行于衬底的方向依次分布；第一晶体管包括第一栅极、第一半导体层、第一电极和第二电极，第二晶体管包括第二栅极、第二半导体层、第三电极和第四电极；第一半导体层与第二半导体层连接，第二栅极复用第一晶体管的背栅极，使得在读操作时，向无需访问的存储单元的第二晶体管的第二栅极施加第二电压，以调节第一晶体管的阈值电压，使得无需访问的存储单元的第一晶体管关断。采用本申请，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
-
公开(公告)号：CN117425352A
公开(公告)日：2024-01-19
申请号：CN202211635323.9
申请日：2022-12-19
Applicant: 北京超弦存储器研究院
Abstract: 本申请公开了一种半导体器件、电子设备，涉及半导体技术领域，所述半导体器件包括多个存储单元；每个存储单元包括一个磁性隧道结和至少一个晶体管；磁性隧道结和晶体管通过所述晶体管的漏极连接；所述晶体管包括：竖向延伸且横向环绕状的沟道、环绕状的栅氧化层、竖向延伸的栅极、竖向延伸的源极和竖向延伸的漏极；所述沟道的内侧设置所述栅氧化层；所述栅氧化层内侧填充有所述栅极；所述漏极和所述源极分别位于所述沟道的外侧沿着横向间隔设置且位于所述外侧的相对的两侧。可有效解决MRAM写入大电流问题，减少存储功耗。另外，可多层堆叠，利于3D集成，可节省面积，具有成本优势。
-
公开(公告)号：CN119855133A
公开(公告)日：2025-04-18
申请号：CN202311355190.4
申请日：2023-10-18
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/408 , G11C11/4074 , G11C11/4094
Abstract: 本申请提供了一种存储器及其制造方法、读写方法、电子设备。本申请的存储器包括衬底和存储单元，所述存储单元包括沿远离所述衬底的方向依次设置的读晶体管和写晶体管；所述读晶体管包括第一栅极、环绕所述第一栅极的侧壁的第一沟道以及与所述第一沟道分别连接的第一源/漏极和第二源/漏极；所述写晶体管包括第二沟道，环绕所述第二沟道的侧壁的第二栅极以及与所述第二沟道分别连接的第三源/漏极和第四源/漏极；其中所述读晶体管的所述第一栅极与所述写晶体管的所述第三源/漏极连接。本申请的器件架构能够减少写晶体管的漏电，增加保持时间以及加快读晶体管的读取速率。
-
公开(公告)号：CN119724281A
公开(公告)日：2025-03-28
申请号：CN202311257146.X
申请日：2023-09-26
Applicant: 北京超弦存储器研究院
Abstract: 本申请实施例提供了一种存储器及其访问方法、电子设备。存储器的读晶体管包括第一半导体层、包含铁电材料层的第一栅绝缘层及第一栅极；写晶体管包括第二栅极和第二半导体层；读字线和读位线分别与第一半导体层连接；写位线和第一栅极分别与第二半导体层连接，写字线与第二栅极连接；在写入数据时，通过写字线控制写晶体管导通，通过写位线将数据写入铁电材料层，读字线和读位线电压相同；在读取操作前，使各写晶体管开启，通过对应的写位线向各第一栅极施加第一电压，使各读晶体管均关闭；在读取数据时，向读字线和读位线施加不同电压，根据读位线上感测的数据确定写入的数据。本申请实施例可有效改善电流共享问题。
-
-
-
-
-
-
-
-
-
Search Results
19
records
(took 0.038 seconds)
