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公开(公告)号：CN119730234A
公开(公告)日：2025-03-28
申请号：CN202311258126.4
申请日：2023-09-27
Applicant: 北京超弦存储器研究院
Inventor： 戴瑾
IPC: H10B12/00
Abstract: 本申请涉及一种存储单元、存储结构、存储阵列及电子设备。存储单元包括：位线，沿第一方向延伸；晶体管，晶体管的第一极和第二极沿第二方向间隔排布，晶体管的第一极与位线相连接，第一方向与第二方向相交；电容器，与晶体管的第二极相连接。经过理论计算与仿真的结果，将电容器沿第二方向的长度与沿第一方向的宽度之比设计为1.05~1.55，从而能使得存储单元的设计面积得到充分利用，从而能够减小存储单元的设计面积。
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公开(公告)号：CN119629989A
公开(公告)日：2025-03-14
申请号：CN202311179672.9
申请日：2023-09-13
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本发明涉及一种半导体结构及其制作方法，半导体结构包括：衬底；至少一个存储单元，存储单元设置在衬底上，存储单元包括晶体管和电容器，晶体管包括沿第一方向依次设置的第一源/漏极、栅极、第二源/漏极，以及环绕覆盖栅极的侧壁的半导体层，第一源/漏极、第二源/漏极通过半导体层和栅极连接，电容器设置在第二源/漏极的一侧、覆盖半导体层的部分侧面；至少一条位线，位线设置在第一源/漏极的一侧、覆盖半导体层的部分侧面，位线和半导体层的接触面积小于电容器和半导体层的接触面积，减小了位线和晶体管的接触面积，减小了位线和晶体管的栅极的正对面积，从而减小了位线和晶体管的栅极之间的寄生电容，提升了晶体管的读取能力。
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公开(公告)号：CN118136073B
公开(公告)日：2025-01-07
申请号：CN202410317881.3
申请日：2024-03-20
Applicant: 北京超弦存储器研究院
Inventor： 戴瑾
Abstract: 本公开涉及一种存储装置及其数据读取方法、电子设备，涉及存储技术领域，能够在无选择晶体管的情况下确保及提升存储数据读取的准确度。所述存储装置包括：存储单元阵列、多个字线、多个位线和读写控制器。字线沿第一方向延伸并连接对应行各铁电存储单元的第一电极。位线沿第二方向延伸并连接对应列各铁电存储单元的第二电极。读写控制器与字线、位线连接，被配置为：将各字线的电压置为第一初始电压，将各位线的电压置为第二初始电压；将选中的位线的电压置为第一选中电压，并使选中的位线接通感应放大器；将选中的字线的电压置为第二选中电压，以使感应放大器根据位线上的电荷是否发生电荷转移输出数据读取信号。
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公开(公告)号：CN119127057A
公开(公告)日：2024-12-13
申请号：CN202310693245.6
申请日：2023-06-12
Applicant: 北京超弦存储器研究院
IPC: G06F3/06
Abstract: 本申请涉及一种数据存储方法、装置、系统和计算机设备。所述方法包括：根据请求方发送的写入请求的属性，确定各待写入数据的目标区域和下发顺序，并按照下发顺序依次将各待写入数据对应的各写指令下发至队列中，以使SSD侧的控制器依次读取各写指令，并将每个写指令对应的待写入数据存储至写指令中的目标区域中。本申请可按照预先设置的执行顺序对每个目标区域执行写操作，提高了目标区域的写效率；此外，主机端无需等待反馈信息即可执行下一个处理命令，提高了系统效率、降低了系统复杂性。
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公开(公告)号：CN118742019A
公开(公告)日：2024-10-01
申请号：CN202310336525.1
申请日：2023-03-31
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本公开涉及一种存储器及其制造方法、电子设备。该存储器包括存储器包括衬底以及设置于衬底上的一个或多个重复单元，多个字线。其中，重复单元包括：沿第一方向延伸且间隔设置的两个位线，及设置于两个位线间隔内的隔离层；设置于位线背离隔离层侧壁上的支撑层；支撑层包括在第一方向上间隔分布的多个子支撑部，且相邻子支撑部之间的间隔构成字线孔；晶体管位于字线孔内包括环绕字线侧壁的半导体层以及设置在字线侧壁和半导体层内侧壁之间的栅极绝缘层；其中，半导体层背离对应位线的外侧壁与相邻子支撑部背离同一位线的侧壁平齐。本公开可以大大降低后续去除寄生晶体管的工艺难度，从而提升存储器性能。
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Patent Agency Ranking
公开(公告)号：CN118742016A
公开(公告)日：2024-10-01
申请号：CN202310318545.6
申请日：2023-03-28
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请提供了一种3D堆叠的半导体器件及其制造方法、电子设备。本申请的半导体器件包括多层沿着垂直于衬底的方向堆叠的存储单元，沿着垂直于衬底的方向延伸的贯穿各层存储单元的字线；沿着垂直于字线并沿着第一方向延伸的位线；其中字线环绕有半导体层，各存储单元的晶体管的第一源/漏极与第二源/漏极在第二方向上位于环形的半导体层的两侧且与半导体层相连，第二方向与第一方向交叉且垂直于字线；其中在字线的延伸方向上，半导体层间隔设置；半导体层为金属氧化物半导体层；第一源/漏极和第二源/漏极包含金属硅化物。本申请的器件架构能够有效提高存储密度。
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公开(公告)号：CN118234233A
公开(公告)日：2024-06-21
申请号：CN202410642552.6
申请日：2024-05-22
Applicant: 北京超弦存储器研究院
Abstract: 一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，半导体器件包括：多个存储单元，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层的存储单元沿着垂直衬底方向延伸；存储单元包括平行分布的第一晶体管和第二晶体管，第一晶体管的第一半导体层形成平行延伸开口朝向第二晶体管的凹槽；第一晶体管的第一栅电极设置在凹槽内靠近凹槽的底壁一侧，字线沿垂直于衬底方向贯穿凹槽；第二晶体管的第二半导体层设置在凹槽内且环绕字线的侧壁，且第二半导体层与第一栅电极连接，字线填充凹槽。本公开实施例提供的方案，第二半导体层环绕字线，字线填充第一半导体层形成的凹槽，可以使用字线同时控制第一晶体管和第二晶体管，减小器件的面积。
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公开(公告)号：CN117785755B
公开(公告)日：2024-05-28
申请号：CN202410200363.3
申请日：2024-02-23
Applicant: 北京超弦存储器研究院
Abstract: 一种CXL内存模组及资源配置方法、控制芯片、介质和系统，涉及CXL内存模组领域，其中，该CXL内存模组包括控制芯片和控制芯片管理的多个内存颗粒，多个内存颗粒被设置为多个逻辑设备，控制芯片设置有高速存储介质，高速存储介质的存储空间包括激活区域和备份区域，激活区域和备份区域均存储有每个逻辑设备对应的元信息，元信息包括内存颗粒中物理资源块的物理首地址；控制芯片被配置为：接收主机发送的内存访问指令，基于内存访问指令携带的地址信息和激活区域中的元信息，确定内存访问指令要访问的内存地址；以及，响应于外部节点发送的配置指令，基于配置指令携带的配置信息更新备份区域中的元信息，并在更新完成后，将激活区域和备份区域互换。
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公开(公告)号：CN117632043B
公开(公告)日：2024-05-28
申请号：CN202410103990.5
申请日：2024-01-25
Applicant: 北京超弦存储器研究院
Inventor： 戴瑾
IPC: G06F3/06 , G06F1/3234 , G06F13/16
Abstract: 一种CXL内存模组、控制芯片、数据处理方法、介质和系统，涉及数据访问技术领域，其中，CXL内存模组包括控制芯片以及控制芯片管理的至少一组DRAM芯片，控制芯片设置有缓存，控制芯片被配置为从DRAM芯片读取数据并加载到缓存中，记录数据的DRAM地址和缓存地址的映射关系；接收到主机发送的数据访问指令时，优先对缓存中的数据进行访问当主机的多个CPU核同时对一块地址进行访问时，只需将数据从DRAM芯片读入缓存，再对缓存中的数据进行访问，可以避免DRAM芯片内部的重复读写，降低了CXL内存模组的耗电量。
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公开(公告)号：CN117827548A
公开(公告)日：2024-04-05
申请号：CN202410254913.X
申请日：2024-03-06
Applicant: 北京超弦存储器研究院
IPC: G06F11/14
Abstract: 一种数据备份方法、CXL控制器、CXL模组和存储介质，涉及数据存储技术，所述CXL控制器被配置为将可读写数据存储在所述易失性存储器；将只读数据存储在所述非易失性存储器，或者存储在所述易失性存储器和所述非易失性存储器；及，在需要对所述易失性存储器中的数据进行备份的情况下，将存储在所述易失性存储器中的可读写数据刷入到所述非易失性存储器进行备份。本公开实施例只需将易失性存储器中的可读写数据刷入到非易失性存储器进行备份，需要使用的内置电容的容量也变小，在实现数据备份的同时降低了设备成本。
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