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公开(公告)号：CN104144137A
公开(公告)日：2014-11-12
申请号：CN201410393577.3
申请日：2014-08-12
Applicant: 北京控制与电子技术研究所
Abstract: 本发明公开了一种高速LVDS串行同步通讯控制器，包括：微控制器接口模块（1）、工作寄存器阵列模块（2）、接收时序生成器模块（3）和发送时序生成器模块（4）。本发明能够与加拿大MAXIM公司的串化器MAX9217和解串器MAX9218等定制集成电路相互配合，一起构成全双工高速LVDS同步串行通讯接口。能够接收X80系列微控制器给出的控制命令、参数和数据，控制信息交换过程，并将自身工作状态反馈给X86系列微控制器；当一帧数据接收或发送完毕时，能够自动产生X86微控制器中断请求信号；还能够辅助用户系统实现用户自定义的信息交换协议，从而实现由LVDS信号线路连接的两个电子信息系统之间可靠的高速、串行和同步全双工数据交换。
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Patent Agency Ranking
公开(公告)号：CN104144137B
公开(公告)日：2017-08-29
申请号：CN201410393577.3
申请日：2014-08-12
Applicant: 北京控制与电子技术研究所
Abstract: 本发明公开了一种高速LVDS串行同步通讯控制器，包括：微控制器接口模块（1）、工作寄存器阵列模块（2）、接收时序生成器模块（3）和发送时序生成器模块（4）。本发明能够与加拿大MAXIM公司的串化器MAX9217和解串器MAX9218等定制集成电路相互配合，一起构成全双工高速LVDS同步串行通讯接口。能够接收X80系列微控制器给出的控制命令、参数和数据，控制信息交换过程，并将自身工作状态反馈给X86系列微控制器；当一帧数据接收或发送完毕时，能够自动产生X86微控制器中断请求信号；还能够辅助用户系统实现用户自定义的信息交换协议，从而实现由LVDS信号线路连接的两个电子信息系统之间可靠的高速、串行和同步全双工数据交换。
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公开(公告)号：CN104181828B
公开(公告)日：2017-01-25
申请号：CN201410398687.9
申请日：2014-08-12
Applicant: 北京控制与电子技术研究所
IPC: G05B19/04
Abstract: 本发明公开一种CAN总线控制器适配器，包括：片选信号沿捕获器模块（1）、地址锁存信号生成器模块（2）、写信号沿捕获器模块（3）、读信号沿捕获器模块（4）和总线复用控制器模块（5）。本发明能够实现荷兰NXP公司CAN总线控制器SJA1000与X86系列微控制器之间控制总线、地址总线和数据总线的无缝连接，增强了电路的可靠性和鲁棒性，即使集成电路芯片参数因环境条件发生变化，或是电路工作状态发生变化，电路也能可靠地工作，确保了X80系列微控制器对CAN总线控制器SJA1000正确、可靠、高效的控制与操作。
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公开(公告)号：CN113626362A
公开(公告)日：2021-11-09
申请号：CN202110766372.5
申请日：2021-07-07
Applicant: 北京控制与电子技术研究所
Abstract: 本发明公开了一种基于双口RAM的CPCI总线与控制电路通信接口，包括：CPCI总线桥接芯片、上位机处理器、下位机处理器、双口RAM模块、上位机控制模块、下位机应答模块和下位机执行模块；上位机控制模块向双口RAM模块下行命令存储区写入控制命令，然后读取双口RAM模块上行命令应答存储区与上行数据存储区的数据，根据读取的结果继续向双口RAM模块下行命令存储区写入控制命令，依次循环执行；下位机应答模块的工作过程与上位机控制模块相似。上位机控制模块、下位机应答模块与下位机执行模块按照通信规则在双口RAM模块规定存储区进行数据读写通信。本发明避免了读写冲突，减轻通信负担，实现快速实时数据交换。
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公开(公告)号：CN104181828A
公开(公告)日：2014-12-03
申请号：CN201410398687.9
申请日：2014-08-12
Applicant: 北京控制与电子技术研究所
IPC: G05B19/04
Abstract: 本发明公开一种CAN总线控制器适配器，包括：片选信号沿捕获器模块（1）、地址锁存信号生成器模块（2）、写信号沿捕获器模块（3）、读信号沿捕获器模块（4）和总线复用控制器模块（5）。本发明能够实现荷兰NXP公司CAN总线控制器SJA1000与X86系列微控制器之间控制总线、地址总线和数据总线的无缝连接，增强了电路的可靠性和鲁棒性，即使集成电路芯片参数因环境条件发生变化，或是电路工作状态发生变化，电路也能可靠地工作，确保了X80系列微控制器对CAN总线控制器SJA1000正确、可靠、高效的控制与操作。
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公开(公告)号：CN109379597A
公开(公告)日：2019-02-22
申请号：CN201811262565.1
申请日：2018-10-27
Applicant: 北京控制与电子技术研究所
IPC: H04N19/42
Abstract: 本发明公开了一种基于FPGA的图像压缩控制器，包括：数字信号处理器接口模块(1)、时钟生成模块(2)、寄存器配置模块(3)、图像压缩芯片初始化模块(4)、原始数据发送模块(5)以及压缩数据接收模块(6)。数字信号处理器接口模块(1)实现与数字信号处理器通讯，时钟生成模块(2)为数字信号处理器接口模块提供工作时钟，寄存器配置模块(3)确定数字信号处理器接口模块工作模式，图像压缩芯片初始化模块(4)使压缩芯片进入图像压缩状态、原始数据发送模块(5)将图像数据发送给图像压缩芯片，压缩数据接收模块(6)接收压缩芯片发送的压缩数据。本发明提高了图像压缩效率和可靠性。
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