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公开(公告)号：CN105913120A
公开(公告)日：2016-08-31
申请号：CN201610217357.4
申请日：2016-04-08
Applicant: 北京大学深圳研究生院 , 深圳集成电路设计产业化基地管理中心
IPC: G06N3/063
CPC classification number: G06N3/063
Abstract: 本申请公开了一种跨导运算放大电路包括：接地端、电源电压端、处理模块、电流偏置模块及镜像模块。处理模块包括第一输入端、第二输入端及电流输出端。第一输入端用于输入可调配的固定电压Vi1，第二输入端用于输入电压Vi2，电流输出端用于输出放大的电流Io1，其中处理模块用于根据固定电压Vi1及电压Vi2的差值决定电流Io1。电流偏置模块用于向处理模块提供偏置电流。镜像模块用于根据电流Io1，输出镜像电流Io2。其中，电流偏置模块、处理模块及镜像模块由隧穿场效应晶体管构成。本申请还公开了一种细胞神经网络，其包括上述的跨导运算放大电路。本申请的跨导运算放大电路及细胞神经网络能够减小整体电路的集成面积，并降低功耗。
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公开(公告)号：CN103036581B
公开(公告)日：2014-10-15
申请号：CN201210375094.1
申请日：2012-09-29
Applicant: 北京大学深圳研究生院 , 深圳集成电路设计产业化基地管理中心
IPC: H04B1/16
Abstract: 本发明公布了一种超再生接收机，包括天线、低噪声放大单元、注入锁定超再生单元、基带信号解调单元和数字控制逻辑单元，注入锁定超再生单元包括依次连接的注入锁定辅助模块和数字控制振荡模块，数字控制振荡模块包括数字控制谐振网络模块和正反馈支路模块；天线接收到的信号经低噪声放大单元放大后进入注入锁定超再生单元，基带信号解调单元对注入锁定超再生单元的输出信号进行解调，数字控制逻辑单元与正反馈支路模块的熄灭信号输入端连接，为正反馈支路模块提供熄灭信号。本发明的超再生接收机能实现频率自校准，具有结构简单、功耗低的优点。
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公开(公告)号：CN103036581A
公开(公告)日：2013-04-10
申请号：CN201210375094.1
申请日：2012-09-29
Applicant: 北京大学深圳研究生院 , 深圳集成电路设计产业化基地管理中心
IPC: H04B1/16
Abstract: 本申请公布了一种超再生接收机，包括天线、低噪声放大单元、注入锁定超再生单元、基带信号解调单元和数字控制逻辑单元，注入锁定超再生单元包括依次连接的注入锁定辅助模块和数字控制振荡模块，数字控制振荡模块包括数字控制谐振网络模块和正反馈支路模块；天线接收到的信号经低噪声放大单元放大后进入注入锁定超再生单元，基带信号解调单元对注入锁定超再生单元的输出信号进行解调，数字控制逻辑单元与正反馈支路模块的熄灭信号输入端连接，为正反馈支路模块提供熄灭信号。本申请的超再生接收机能实现频率自校准，具有结构简单、功耗低的优点。
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公开(公告)号：CN105913120B
公开(公告)日：2018-03-20
申请号：CN201610217357.4
申请日：2016-04-08
Applicant: 北京大学深圳研究生院 , 深圳集成电路设计产业化基地管理中心
IPC: G06N3/063
Abstract: 本申请公开了一种跨导运算放大电路包括：接地端、电源电压端、处理模块、电流偏置模块及镜像模块。处理模块包括第一输入端、第二输入端及电流输出端。第一输入端用于输入可调配的固定电压Vi1，第二输入端用于输入电压Vi2，电流输出端用于输出放大的电流Io1，其中处理模块用于根据固定电压Vi1及电压Vi2的差值决定电流Io1。电流偏置模块用于向处理模块提供偏置电流。镜像模块用于根据电流Io1，输出镜像电流Io2。其中，电流偏置模块、处理模块及镜像模块由隧穿场效应晶体管构成。本申请还公开了一种细胞神经网络，其包括上述的跨导运算放大电路。本申请的跨导运算放大电路及细胞神经网络能够减小整体电路的集成面积，并降低功耗。
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公开(公告)号：CN103840798B
公开(公告)日：2018-08-14
申请号：CN201210491246.4
申请日：2012-11-27
Applicant: 深圳开阳电子股份有限公司 , 深圳集成电路设计产业化基地管理中心
IPC: H03K3/3565
Abstract: 本发明涉及一种触发器，包括：高电平阈值比较器、低电平阈值比较器、带使能控制的或非门电路及反相器；其中，所述高电平阈值比较器的输出端与所述带使能控制的或非门电路的第一输入端电性连接；所述低电平阈值比较器的输出端与所述带使能控制的或非门电路的第二输入端电性连接；所述带使能控制的或非门电路的输出端与所述反相器的输入端电性连接，所述反相器的输出端反馈至所述带使能控制的或非门电路的第三输入端，从而可以使触发器的前后沿触发电压不受电源电压和温度的影响。
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Patent Agency Ranking
公开(公告)号：CN106203617A
公开(公告)日：2016-12-07
申请号：CN201610482653.7
申请日：2016-06-27
Applicant: 哈尔滨工业大学深圳研究生院 , 深圳集成电路设计产业化基地管理中心
Abstract: 本发明公开一种基于卷积神经网络的加速处理单元,用于对局部数据进行卷积运算，所述局部数据包括多个多媒体数据，所述加速处理单元包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、乘法器、加法器和第一多路选择器和第二多路选择器。单个加速处理单元通过对第一多路选择器和第二多路选择器的控制，使得乘法器和加法器可重复使用，从而使得一个加速处理单元只需要一个乘法器和一个加法器即可完成卷积运算，减少了乘法器和加法器的使用，在实现同样的卷积运算时，减少乘法器和加法器的使用将会提高处理速度并降低能耗，同时单个加速处理单元片上面积更小。
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公开(公告)号：CN106203617B
公开(公告)日：2018-08-21
申请号：CN201610482653.7
申请日：2016-06-27
Applicant: 哈尔滨工业大学深圳研究生院 , 深圳集成电路设计产业化基地管理中心
Abstract: 本发明公开一种基于卷积神经网络的加速处理单元,用于对局部数据进行卷积运算，所述局部数据包括多个多媒体数据，所述加速处理单元包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、乘法器、加法器和第一多路选择器和第二多路选择器。单个加速处理单元通过对第一多路选择器和第二多路选择器的控制，使得乘法器和加法器可重复使用，从而使得一个加速处理单元只需要一个乘法器和一个加法器即可完成卷积运算，减少了乘法器和加法器的使用，在实现同样的卷积运算时，减少乘法器和加法器的使用将会提高处理速度并降低能耗，同时单个加速处理单元片上面积更小。
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公开(公告)号：CN103840798A
公开(公告)日：2014-06-04
申请号：CN201210491246.4
申请日：2012-11-27
Applicant: 深圳艾科创新微电子有限公司 , 深圳集成电路设计产业化基地管理中心
IPC: H03K3/3565
Abstract: 本发明涉及一种触发器，包括：高电平阈值比较器、低电平阈值比较器、带使能控制的或非门电路及反相器；其中，所述高电平阈值比较器的输出端与所述带使能控制的或非门电路的第一输入端电性连接；所述低电平阈值比较器的输出端与所述带使能控制的或非门电路的第二输入端电性连接；所述带使能控制的或非门电路的输出端与所述反相器的输入端电性连接，所述反相器的输出端反馈至所述带使能控制的或非门电路的第三输入端，从而可以使触发器的前后沿触发电压不受电源电压和温度的影响。
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公开(公告)号：CN102054109A
公开(公告)日：2011-05-11
申请号：CN201010622446.X
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为描述集成电路算法的数据控制流图，再转换为相应的算子时空图，并对数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路逻辑描述的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的数据控制流生成方法及装置通过对计算机语言程序分析得到其相应的数据相关性、数据可并行性和相应控制信息等，从而生成相应的数据控制流图，帮助硬件工程师进行硬件设计。
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公开(公告)号：CN102043886A
公开(公告)日：2011-05-04
申请号：CN201010619849.9
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为数据控制流图，再转换为算子时空图，并对数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的数据控制流图时序约束方法及装置通过对数据控制流进行时序约束，使得根据该约束方法得到的电路具有规整性，并且该方法适用于数字电路的时序设计和验证，可以更大程度上帮助硬件工程师进行硬件设计。
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