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公开(公告)号：CN113868854B
公开(公告)日：2024-06-18
申请号：CN202111119437.3
申请日：2021-09-24
Applicant: 北京大学
IPC: G06F30/20
Abstract: 本发明公开了一种分布式沟道铁电晶体管FeFET的建模方法，本发明结合了空间分布的沟道表面势与铁电极化翻转之间的相互耦合，可以准确刻画不同漏端电压下金属‑铁电‑界面层‑半导体(MFIS)结构的FeFET电学特性，避免了使用传统模型带来的较大偏差。本发明的模型可以进一步计入铁电材料参数呈现空间非均匀分布时对器件特性的影响，使之能够进一步涵盖实际多畴铁电材料参数空间位置波动带来的涨落，有效地评估不同参数、不同畴的尺寸等情形下MFIS‑FeFET电学特性的分散程度。
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公开(公告)号：CN117878140A
公开(公告)日：2024-04-12
申请号：CN202410023980.0
申请日：2024-01-08
Applicant: 北京大学
IPC: H01L29/06 , H01L29/739 , H01L21/331 , H01L23/528 , H01L23/522 , H01L23/64 , H01L27/092 , H01L21/768 , H01L21/8238 , H01L27/06
Abstract: 本发明提供了一种存储器结构及其集成方法，属于半导体技术领域。所述存储器结构位于一个半导体衬底上，自下而上包括晶体管层、中间金属互连层、放大电容层和上层金属互连层，晶体管层包括并排放置的一个N型和一个P型低功耗双导器件，中间金属互连层包括接触孔、SN互连线通孔、金属互连线、接触孔间介质和金属互连线间介质，放大电容层包括下极板层、介质层和上极板层，上层金属互连层包括上极板通孔、金属互连线、接触孔间介质和金属互连线间介质。该存储器结构通过与硅基CMOS单片集成实现制备，具有无串扰、低功耗、且读写速度满足电路需求的优势，其集成方法成本较低、技术可迭代性强。
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公开(公告)号：CN117337047A
公开(公告)日：2024-01-02
申请号：CN202311437100.6
申请日：2023-11-01
Applicant: 北京大学
IPC: H10B53/30
Abstract: 本发明公开了一种基于CMOS工艺流程的嵌入式铁电存储器的集成方法，属于半导体存储器技术领域。本发明在不影响CMOS电路性能、不新增光刻版、不增加铁电存储器单元面积的前提下，利用CMOS逻辑工艺平台已有技术，在片上嵌入式集成大面积的铁电存储器，该大面积铁电存储器的版图面积不超出控制其操作的晶体管面积。因此解决了在CMOS逻辑工艺平台将大面积铁电存储器与传统CMOS器件混合集成的问题。
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公开(公告)号：CN114551598A
公开(公告)日：2022-05-27
申请号：CN202210121036.X
申请日：2022-02-09
Applicant: 北京大学
Abstract: 本发明公开了一种基于反铁电层的负电容隧穿场效应晶体管，属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域。本发明在TFET控制栅中加入反铁电层带来负电容效应，当满足动态极化匹配条件时栅压放大系数大于1，亚阈值斜率可以得到改善。负电容效应中栅压放大系数先增后减，反铁电的极化‑电压关系使负电容效应可以开始于其下面串联的TFET的亚阈区，从而负电容效应中栅压放大系数上升的一段延缓了TFET亚阈值斜率退化的问题，降低平均亚阈值斜率，在低电压操作时提高了开态电流，展示出巨大的超低功耗应用前景。
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公开(公告)号：CN119815829A
公开(公告)日：2025-04-11
申请号：CN202411932421.8
申请日：2024-12-26
Applicant: 北京大学
IPC: H10B12/00
Abstract: 本发明提供了一种三维堆叠存取存储器结构及其集成方法，属于半导体技术领域。本发明存储器由多个单元结构自下而上堆叠组成，单元结构包括一种环栅低功耗双向导通器件作为存储器的写入管和一个存储电容，写入管的源端同时作为存储电容的底电极，实现写入管和存储电容在水平方向上的连接；同一行单元结构的写入管栅端通过栅导电层连接在一起形成字线，同一列单元结构的写入管漏端通过接触金属连接在一起形成位线，同一行存储电容的顶电极通过互连金属连接在一起形成板线；本发明存储器保持时间长、读出速度快、功耗低，多层存储单元的堆叠，存储密度高；集成方法中重复性单元结构共用光刻、刻蚀、离子注入、退火等工艺步骤，降低工艺成本。
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Patent Agency Ranking
公开(公告)号：CN117809706A
公开(公告)日：2024-04-02
申请号：CN202410028653.4
申请日：2024-01-08
Applicant: 北京大学
Abstract: 本发明一种集成加密功能的存储器单元及其应用。该存储器单元包括一个P型隧穿场效应晶体管作为写入管、一个N型隧穿场效应晶体管作为读出管和一个铁电电容，写入管、读出管和铁电电容相互连接共同构成存储节点SN，写入管栅极接写入字线、漏极接写入位线、源极接SN，读出管栅极接SN、漏极接读出位线、源极接地，铁电电容一端接SN、另一端接读出字线；其中，SN用于存储明文信息，铁电电容用于存储密钥信息；铁电电容存在两种极化状态，对应两种不同的电容大小，能在存储器单元读出的过程中实现不同的分压，进而实现明文信息和密钥信息之间的加密解密功能。本发明增大了存储电路安全性，降低了硬件代价，增大了存储窗口和阵列规模。
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公开(公告)号：CN117672288A
公开(公告)日：2024-03-08
申请号：CN202311726644.4
申请日：2023-12-15
Applicant: 北京大学
IPC: G11C11/22
Abstract: 本发明提供了一种铁电随机存取存储器阵列及其控制方法，属于半导体存储器技术领域。本发明包括由基本阵列沿横向、纵向重复排列而成的总体阵列，基本阵列包括存储单元、字线、控制线、基本板线、总体板线、基本位线和总体位线，由存储单元沿横向、纵向重复排列成矩阵结构；存储单元包括一个晶体管和一个铁电电容器，晶体管的栅极接字线、漏极接位线、源极接铁电电容器上极板，铁电电容器下极板接板线。本发明还提供了对该铁电随机存取存储器阵列进行数据写入、数据读出和数据重写的控制方法。本发明层次化的设计方法，可以在不牺牲读出时间与读出窗口的前提下，增大铁电随机存取存储器阵列的规模。
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公开(公告)号：CN117388662A
公开(公告)日：2024-01-12
申请号：CN202311387410.1
申请日：2023-10-25
Applicant: 北京大学
IPC: G01R31/26
Abstract: 本发明公开了一种提取隧穿场效应晶体管参数的方法，属于半导体技术领域。该方法用半导体参数分析仪测量N型或P型DLund‑TFET器件的栅电容，进而得到N型或P型DLund‑TFET器件的沟道表面处于耗尽状态时，器件源端的外边缘栅电容面密度COFS0和器件漏端的外边缘栅电容面密度COFD0；根据公式得到隧穿场效应晶体管的参数Lund。本发明只需借助半导体分析仪和MATLAB软件即可完成，具有快速、低成本的优势。
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公开(公告)号：CN117337048A
公开(公告)日：2024-01-02
申请号：CN202311437103.X
申请日：2023-11-01
Applicant: 北京大学
IPC: H10B53/30
Abstract: 本发明提供了一种铁电存储器及其制备方法。铁电存储器包括主体电容区域和电极引出区域，主体电容区域为多个应变层和铁电层自下而上交错排列，其中最下层和最上层为应变层，所有应变层中奇数应变层在水平方向上位置对齐，偶数应变层在水平方向上位置对齐，奇数应变层和偶数应变层水平位置不对齐，铁电层与其上方相邻的应变层水平位置一致，在主体电容区域外填充隔离保护材料构成非电极引出区域，其四周被阻挡层包裹；电极引出区域包括下电极和上电极，均由金属层组成，下电极贯穿所有偶数应变层但是不接触奇数应变层，上电极贯穿所有奇数应变层但不接触偶数应变层。在原CMOS平台制备该铁电存储器，解决了铁电存储器额外面积消耗问题。
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公开(公告)号：CN117293183A
公开(公告)日：2023-12-26
申请号：CN202311256133.0
申请日：2023-09-27
Applicant: 北京大学
IPC: H01L29/78 , H01L29/423 , H01L29/06 , H01L21/336 , H01L23/48
Abstract: 本发明公开了一种半导体结构及其制备方法和应用，属于半导体技术领域。本发明提出的半导体器件结构中，互补沟道层材料为氧化物半导体材料，具有宽禁带的特点，可以获得较低的器件关态电流，且利用沟道层材料为轻掺杂或者无掺杂的半导体衬底材料，与掺杂类型相反的源区和漏区一起组成了具体低泄漏电流特性的反偏PIN结。此外，由于漏区与底层栅导电层之间存在着一定大小的横向间距，使得靠近漏区的沟道层表面不受栅控，可以进一步降低器件的关态电流。因此，本发明提出的半导体器件结构，关态电流明显低于相同尺寸、相同半导体衬底材料的CMOS器件。
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