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公开(公告)号：CN114200370B
公开(公告)日：2025-02-25
申请号：CN202010988039.4
申请日：2020-09-18
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G01R35/00
Abstract: 本发明公开一种测试设备及集成电路测试方法，涉及集成电路测试领域，以解决如何简单方便的制造集校准及测试功能为一体的测试设备。所述一种测试芯片包括：测试机以及与所述测试机电连接的系统校准探卡；所述测试机用于向所述系统校准探卡提供测试信息；所述系统校准探卡用于将所述测试信息序列发送至测试件，以及接收所述测试件根据所述测试信息发送的反馈信息，向所述测试机发送反馈信息；所述测试机还用于根据所述测试信息与所述反馈信息确定测试机的校准值。所述集成电路测试方法包括上述技术方案所提的。本发明提供的一种测试设备和集成电路的测试方法用于制造更加简单方便的集校准及测试功能为一体的测试设备。
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公开(公告)号：CN114446885A
公开(公告)日：2022-05-06
申请号：CN202011213203.0
申请日：2020-11-04
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/8242 , H01L27/108
Abstract: 本发明提供一种半导体器件的制备方法及半导体器件，方法包括：半导体衬底上形成有接触结构，接触结构与电容器电连接；在接触结构的上方形成刻蚀停止层；在刻蚀停止层上方形成牺牲层及支撑层的叠层；牺牲层及支撑层均包括至少一层；在每次形成支撑层后对支撑层进行离子注入，并对离子注入后的支撑层进行退火处理；在最顶面的支撑层上方形成硬掩膜层；向支撑层内注入离子，利用离子碰撞释放Si‑O键之间的应力，去除支撑层的残余膜压力；对支撑层进行退火处理，形成具有高致密性的膜，避免半导体器件的电容电极出现弯曲、裂纹或者抬现象；这样无需调整支撑层的沉积条件，无需缩小支撑层的工序窗，确保制备工艺的稳定性及半导体器件的整体性能。
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公开(公告)号：CN114497036A
公开(公告)日：2022-05-13
申请号：CN202011256680.5
申请日：2020-11-11
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/088 , H01L21/8234 , H01L27/108 , H01L21/8242
Abstract: 本发明涉及一种晶体管及其制造方法和DRAM器件，属于半导体技术领域，解决了现有鳍高度增加导致存储器结构的厚度增加，进而短沟道效应改善会受限制的问题。晶体管包括：半导体衬底；鳍片，位于所述半导体衬底上，其中，所述鳍片包括两端的源/漏区，以及夹置于所述源/漏区之间的至少两个沟道区；STI，位于所述半导体衬底上，且至少位于所述鳍片两侧，所述鳍片的顶部高于所述STI的顶部；栅堆叠，跨过所述沟道区与所述鳍片相交。多鳍状沟道区增加了沟道区与栅堆叠之间的接触面积，进而能够有效地改善短沟道效应。
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公开(公告)号：CN114446335A
公开(公告)日：2022-05-06
申请号：CN202011218188.9
申请日：2020-11-04
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G11C5/06
Abstract: 本申请公开了一种堆叠式存储器及其存储裸片的重置方法，包括：多个存储裸片；每一存储裸片设置有重置电路，具有独立的熔断信息，所述熔断信息是将存储裸片中设置的多组熔丝中的一组熔丝，按照一种熔断排列组合方式熔断获得，存储裸片所使用的熔断排列组合方式是根据堆叠式存储器制造过程依序确定的；每一存储裸片由包含熔断信息的信号单独选择和控制。也即，本申请堆叠式存储器中的存储裸片可以沿水平方向来区分选择和控制，通过在每一存储裸片中设置重置电路，在需要将存储裸片取下来重复利用时，可通过重置电路重置其上的熔断信息，使得存储裸片中剩余未被使用的熔丝组可以被使用，从而达到存储裸片能够被再次使用的目的，提高了芯片的活用性。
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Patent Agency Ranking
公开(公告)号：CN113517286A
公开(公告)日：2021-10-19
申请号：CN202010276079.6
申请日：2020-04-09
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本公开提供了一种半导体器件及其形成方法、电子设备，半导体器件包括：半导体基底，包括基底本体、第一凸起部和第二凸起部；第一栅堆叠，与第一凸起部连接、设置于第一凸起部上方；第二栅堆叠，与第二凸起部连接、设置于第二凸起部上方；第一绝缘隔离结构，设置于第一栅堆叠与第二栅堆叠之间。电子设备包括上述半导体器件。该方法包括：提供半导体基底，在半导体基底上形成第一、第二凸起部，在第一凸起部上方形成与第一凸起部连接的第一栅堆叠以及在第二凸起部上方形成与第二凸起部连接的第二栅堆叠，在第一、第二栅堆叠之间形成第一绝缘隔离结构。本公开能够改善相邻栅极之间的传输栅极效应和行锤效应，有利于充分发挥出单元晶体管的性能。
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公开(公告)号：CN113517218A
公开(公告)日：2021-10-19
申请号：CN202010275218.3
申请日：2020-04-09
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/768 , H01L27/108 , H01L21/8242
Abstract: 本申请公开了一种半导体位线接触件的制造方法、位线的制造方法及存储器，半导体位线接触件的制造方法，包括：提供一基底，在所述基底上依次沉积牺牲层和位线凹槽掩模层；基于所述位线凹槽掩模层在所述基底上制造出凹槽；在所述凹槽和基底上沉积多晶硅层；等离子刻蚀所述多晶硅层，以使剩余的所述多晶硅层的顶面与所述基底的顶面基本相平齐；去除所述牺牲层。本申请的半导体位线接触件的制造方法，在基底上沉积牺牲层，在刻蚀多晶硅层时同时刻蚀牺牲层，直至牺牲层被刻蚀掉预设比例的厚度时停止刻蚀，从而实现多晶硅层顶面与基底顶面相平齐。
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公开(公告)号：CN113517218B
公开(公告)日：2023-12-08
申请号：CN202010275218.3
申请日：2020-04-09
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/768 , H10B12/00
Abstract: 本申请公开了一种半导体位线接触件的制造方法、位线的制造方法及存储器，半导体位线接触件的制造方法，包括：提供一基底，在所述基底上依次沉积牺牲层和位线凹槽掩模层；基于所述位线凹槽掩模层在所述基底上制造出凹槽；在所述凹槽和基底上沉积多晶硅层；等离子刻蚀所述多晶硅层，以使剩余的所述多晶硅层的顶面与所述基底的顶面基本相平齐；去除所述牺牲层。本申请的半导体位线接触件的制造方法，在基底上沉积牺牲层，在刻蚀多晶硅层时同时刻蚀牺牲层，直至牺牲层被刻蚀掉预设比例的厚度时停止刻蚀，从而实现多晶硅层顶面与基底顶面相平齐。
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公开(公告)号：CN113517286B
公开(公告)日：2023-12-05
申请号：CN202010276079.6
申请日：2020-04-09
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H10B12/00
Abstract: 本公开提供了一种半导体器件及其形成方法、电子设备，半导体器件包括：半导体基底，包括基底本体、第一凸起部和第二凸起部；第一栅堆叠，与第一凸起部连接、设置于第一凸起部上方；第二栅堆叠，与第二凸起部连接、设置于第二凸起部上方；第一绝缘隔离结构，设置于第一栅堆叠与第二栅堆叠之间。电子设备包括上述半导体器件。该方法包括：提供半导体基底，在半导体基底上形成第一、第二凸起部，在第一凸起部上方形成与第一凸起部连接的第一栅堆叠以及在第二凸起部上方形成与第二凸起部连接的第二栅堆叠，在第一、第二栅堆叠之间形成第一绝缘隔离结构。本公开能够改善相邻栅极之间的传输栅极效应和行锤效应，有利于充分发挥出单元晶体管的性能。
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公开(公告)号：CN114200370A
公开(公告)日：2022-03-18
申请号：CN202010988039.4
申请日：2020-09-18
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G01R35/00
Abstract: 本发明公开一种测试设备及集成电路测试方法，涉及集成电路测试领域，以解决如何简单方便的制造集校准及测试功能为一体的测试设备。所述一种测试芯片包括：测试机以及与所述测试机电连接的系统校准探卡；所述测试机用于向所述系统校准探卡提供测试信息；所述系统校准探卡用于将所述测试信息序列发送至测试件，以及接收所述测试件根据所述测试信息发送的反馈信息，向所述测试机发送反馈信息；所述测试机还用于根据所述测试信息与所述反馈信息确定测试机的校准值。所述集成电路测试方法包括上述技术方案所提的。本发明提供的一种测试设备和集成电路的测试方法用于制造更加简单方便的集校准及测试功能为一体的测试设备。
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