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公开(公告)号：CN119789515A
公开(公告)日：2025-04-08
申请号：CN202411836462.7
申请日：2024-12-12
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于降低半导体器件的集成难度，提高半导体器件的良率和工作性能。所述半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。第一环栅晶体管包括的第一沟道区的材料不同于第二环栅晶体管包括的第二沟道区的材料。第一沟道区具有的每层纳米结构，均与第二沟道区具有的相应层纳米结构沿半导体基底的厚度方向交错分布。第二沟道区具有的每层纳米结构沿自身长度方向的不同区域的厚度大致相同。第二沟道区包括的纳米结构的厚度为H1。第一沟道区中底层纳米结构与半导体基底之间具有第一空隙，第一环栅晶体管包括的第一栅堆叠结构至少位于第一空隙处的厚度为H2，H1小于H2。
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公开(公告)号：CN119545899A
公开(公告)日：2025-02-28
申请号：CN202411419590.1
申请日：2024-10-11
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
IPC: H10D84/85 , H10D84/03 , H10D62/10 , H01L23/538
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，以使沿半导体基底的厚度方向间隔分布的N型环栅晶体管和P型环栅晶体管中的沟道区具有不同的电学导通特性，且提升半导体器件的良率。半导体器件包括第一半导体基底、N型环栅晶体管、P型环栅晶体管、键合隔离层和绝缘层。键合隔离层设置在第一栅堆叠结构和第二栅堆叠结构之间。在第一沟道区和第二沟道区中，位于上方的一者通过键合隔离层键合互连在位于下方的一者的上方。绝缘层设置在N型环栅晶体管包括的第一源/漏区和P型环栅晶体管包括的第二源/漏区之间。绝缘层和键合隔离层相邻。其中，第一沟道区和第二沟道区的材料和/或晶向不同，且第一沟道区和第二沟道区自对准。
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公开(公告)号：CN119835972A
公开(公告)日：2025-04-15
申请号：CN202411767486.1
申请日：2024-12-03
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于提高环栅晶体管的良率和工作性能。所述半导体器件包括：半导体基底，以及设置在半导体基底上的第一晶体管。第一晶体管的沟道区包括材料不同的第一纳米结构和第二纳米结构，第一纳米结构和第二纳米结构沿半导体基底的厚度方向交替分布，且第一晶体管的沟道区中位于底层的结构为第一纳米结构。沿第一晶体管的栅堆叠结构的长度方向，第一纳米结构的宽度小于第二纳米结构的宽度，且第二纳米结构至少设置在相邻两层第一纳米结构之间。第一晶体管的沟道区中位于底层的第一纳米结构与半导体基底间隔设置；或，第一晶体管的沟道区中位于底层的第一纳米结构与半导体基底直接接触。
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公开(公告)号：CN119451169A
公开(公告)日：2025-02-14
申请号：CN202411378437.9
申请日：2024-09-29
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于控制寄生沟道与源/漏区之间的漏电，提高环栅晶体管的电学性能。所述环栅晶体管包括：半导体基底、有源结构、栅堆叠结构和介质隔离结构。有源结构设置于半导体基底上。有源结构包括源/漏区、以及位于源/漏区之间的沟道区。沟道区包括设置于半导体基底上方的至少一层纳米结构。栅堆叠结构环绕在每层纳米结构的外周。介质隔离结构设置在源/漏区与半导体基底之间，且沿源/漏区的分布方向，介质隔离结构延伸至部分栅堆叠结构与半导体基底之间。所述环栅晶体管的制造方法用于制造上述环栅晶体管。
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公开(公告)号：CN119730375A
公开(公告)日：2025-03-28
申请号：CN202411640488.4
申请日：2024-11-18
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于提高半导体器件的良率和工作性能，降低半导体器件的集成难度。所述半导体器件包括：半导体基底、N型环栅晶体管、P型环栅晶体管和绝缘层。N型环栅晶体管和P型环栅晶体管沿半导体基底的厚度方向间隔分布。绝缘层设置在N型环栅晶体管包括的源/漏区与P型环栅晶体管包括的源/漏区之间。其中，N型环栅晶体管包括的沟道区中纳米结构的晶向为[111]晶向。P型环栅晶体管包括的沟道区中纳米结构的晶向为[110]晶向。N型环栅晶体管包括的沟道区与P型环栅晶体管包括的沟道区自对准。所述半导体器件的制造方法用于制造上述半导体器件。
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公开(公告)号：CN119730312A
公开(公告)日：2025-03-28
申请号：CN202411640484.6
申请日：2024-11-18
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
IPC: H10D30/62 , H10D30/01 , H10D62/832 , H10D62/83 , H10D62/10
Abstract: 本发明公开一种环栅晶体管及其制造方法，涉及半导体技术领域，以提高环栅晶体管的良率，改善栅堆叠结构与沟道区之间的界面态。环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。沟道区包括至少一层纳米结构。每层纳米结构与半导体基底之间存在空隙，且每层纳米结构包括高迁移率材料部、以及沿半导体基底的厚度方向设置在高迁移率材料部两侧的半导体覆盖部。高迁移率材料部的材料包括锗硅或锗。栅堆叠结构环绕在每层纳米结构的外周。栅堆叠结构与高迁移率材料部沿宽度方向的两侧之间不具有半导体覆盖部。栅堆叠结构与半导体覆盖部之间的界面态，小于栅堆叠结构与高迁移率材料部沿宽度方向的两侧之间的界面态。
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公开(公告)号：CN119521748A
公开(公告)日：2025-02-25
申请号：CN202411449225.5
申请日：2024-10-16
Applicant: 中国科学院微电子研究所
IPC: H10D80/30 , H01L23/498 , H01L23/528 , H10D84/83 , H10D84/01 , H01L21/50 , H01L21/60
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以缓解器件微缩所带来的信号线拥挤的问题。半导体器件包括基底、第一层半导体结构、第二层半导体结构、第一接触结构和第二接触结构。第二层半导体结构沿基底的厚度方向间隔设置在第一层半导体结构的上方。第一接触结构设置在基底内。第一接触结构包括与第一层半导体结构中的晶体管包括的第一源/漏区电性接触的第一接触部、以及与第一栅堆叠结构电性接触的第二接触部。第二接触结构设置在第二层半导体结构背离第一层半导体结构的一侧。第二接触结构包括与第二层半导体结构中的晶体管包括的第二源/漏区电性接触的第三接触部、以及与第二栅堆叠结构电性接触的第四接触部。
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公开(公告)号：CN111180519B
公开(公告)日：2024-02-23
申请号：CN202010010654.8
申请日：2020-01-06
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/08 , H01L29/06 , H01L27/088
Abstract: 本发明公开了一种半导体器件及其制备方法、集成电路及电子设备。涉及半导体技术领域，以降低源极或漏极的串联电阻和接触电阻，提高半导体器件性能。所述半导体器件包括衬底、有源层、源极、漏极和栅堆叠结构；其中，有源层形成在衬底的表面；有源层具有第一面状有源部、第二面状有源部以及用于连接的至少一条鳍状有源部；源极覆盖在第一面状有源部背离衬底的表面；漏极覆盖在第二面状有源部背离衬底的表面；栅堆叠结构形成在至少一条鳍状有源部和衬底上。所述半导体器件的制备方法用于制备所述半导体器件。所述集成电路包括上述半导体器件。本发明提供的半导体器件用于电子设备。
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公开(公告)号：CN115692506A
公开(公告)日：2023-02-03
申请号：CN202211477340.4
申请日：2022-11-23
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于提升环栅晶体管的工作性能。所述环栅晶体管包括：半导体基底、有源结构、第一栅堆叠结构和第二栅堆叠结构。有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿源区至漏区的方向，第一栅堆叠结构和第二栅堆叠结构依次环绕在沟道区外周。第一栅堆叠结构包括的第一功函数层和第二栅堆叠结构包括的第二功函数层的材料完全不同，第一功函数层和第二功函数层均为非夹断层。所述环栅晶体管的制造方法用于制造所述环栅晶体管。
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公开(公告)号：CN111029247B
公开(公告)日：2022-12-09
申请号：CN201911283396.4
申请日：2019-12-13
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种降低暗电流的氧化层制备方法及复合结构，属于暗电流技术领域，解决了现有技术中氧化层质量较差、暗电流较大、生产时间较长、成本较高的问题。氧化层制备方法包括如下步骤：对硅衬底进行清洗以及去除自然氧化层；采用氧化工艺在硅衬底上形成氧化层；使用光刻技术在氧化层表面形成光刻图形；利用刻蚀在氧化层上形成凹槽结构。降低暗电流的氧化层复合结构包括层叠布置的硅衬底和氧化层，氧化层上有一个凹槽结构。本发明的制备方法制备的氧化层及复合结构生产时间较短、暗电流较小。
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