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公开(公告)号：CN105978539A
公开(公告)日：2016-09-28
申请号：CN201610321008.7
申请日：2016-05-16
Applicant: 东南大学
IPC: H03K5/135
CPC classification number: H03K5/135
Abstract: 本发明公开了一种结构精简的快速时钟拉伸电路，该电路由相位时钟生成模块，时钟同步选择模块以及控制模块组成。相位时钟模块通过延时单元链获得有不同相位的相位时钟，控制模块根据外部拉伸使能信号以及可配的拉伸尺度信号，产生控制信号，并对该控制信号进行同步处理，以最终选择目标拉伸时钟，实现在一个周期内完成对系统时钟的快速准确拉伸。本发明电路结构精简，电路实现简单，不需要复杂的门器件，面积和功耗代价较小，用一定的精度代价换取了面积代价，尤其适合基于在线时序监测的自适应电压频率调整电路使用。
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公开(公告)号：CN102497200A
公开(公告)日：2012-06-13
申请号：CN201110415833.0
申请日：2011-12-13
Applicant: 东南大学
IPC: H03K21/40
Abstract: 本发明公开了一种时钟信号丢失检测电路及方法，电路包括分频模块、计数模块、移位模块、比较模块和检测模块。方法用低频时钟检测高频时钟，实现过程分为五个部分：分频部分、计数部分、移位部分、比较部分、检测部分。本发明提供的时钟信号丢失检测电路及方法通过检测时钟信号是否丢失，以保证集成电路系统能够正常操作，节省逻辑资源，提高集成电路系统的整体性能。并且在IP模块复用的专用集成电路设计中提供一种通用的解决方法，缩短产品研制时间，同时降低设计成本。
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公开(公告)号：CN102497200B
公开(公告)日：2015-04-15
申请号：CN201110415833.0
申请日：2011-12-13
Applicant: 东南大学
IPC: H03K21/40
Abstract: 本发明公开了一种时钟信号丢失检测电路及方法，电路包括分频模块、计数模块、移位模块、比较模块和检测模块。方法用低频时钟检测高频时钟，实现过程分为五个部分：分频部分、计数部分、移位部分、比较部分、检测部分。本发明提供的时钟信号丢失检测电路及方法通过检测时钟信号是否丢失，以保证集成电路系统能够正常操作，节省逻辑资源，提高集成电路系统的整体性能。并且在IP模块复用的专用集成电路设计中提供一种通用的解决方法，缩短产品研制时间，同时降低设计成本。
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公开(公告)号：CN103646219A
公开(公告)日：2014-03-19
申请号：CN201310633020.8
申请日：2013-11-29
Applicant: 东南大学
Abstract: 本发明公开了一种基于神经网络功耗预测的功耗补偿抗攻击电路及控制方法，所述电路由实现加解密算法功能的加解密模块、功耗补偿电路和神经网络预测模块构成，所述方法采用具有自适应学习能力的神经网络算法构建功耗预测模型，对密码电路工作时进行功耗预测，并建立可配置的功耗补偿电路，根据功耗预测结果控制补偿电路进行相应的功能配置，使整体电路的功耗趋于恒定值，该值不随密钥和所处理数据的改变而改变，使攻击者无从获取与密钥信息的相关性，因而可以有效抵御功耗攻击。
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公开(公告)号：CN101819527A
公开(公告)日：2010-09-01
申请号：CN200910264572.X
申请日：2009-12-28
Applicant: 东南大学
Abstract: 本发明公布了一种提高嵌入式图形用户接口系统实时性的方法。本发明将创建和撤销窗口时繁杂的对内存的操作，初始化操作放在系统初始化时做，系统稳定运行时，用耗时远远小于上述操作的在窗口关系网中移动节点的操作来代替上述操作。其中窗口关系网在系统初始化时由所有用到的窗口组建而成。同时在窗口节点上存储小量数据来缩短系统处理小量常用数据的时间。本发明的特点是实时性强，系统运行时系统反应快，结构清晰，易于裁减，移植或是更新。该方法可降低系统命令反映时间和信息传递时间，解决嵌入式GUI在工业控制系统领域应用时耗费过多时间资源的问题。
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Patent Agency Ranking
公开(公告)号：CN105978539B
公开(公告)日：2019-01-04
申请号：CN201610321008.7
申请日：2016-05-16
Applicant: 东南大学
IPC: H03K5/135
Abstract: 本发明公开了一种结构精简的快速时钟拉伸电路，该电路由相位时钟生成模块，时钟同步选择模块以及控制模块组成。相位时钟模块通过延时单元链获得有不同相位的相位时钟，控制模块根据外部拉伸使能信号以及可配的拉伸尺度信号，产生控制信号，并对该控制信号进行同步处理，以最终选择目标拉伸时钟，实现在一个周期内完成对系统时钟的快速准确拉伸。本发明电路结构精简，电路实现简单，不需要复杂的门器件，面积和功耗代价较小，用一定的精度代价换取了面积代价，尤其适合基于在线时序监测的自适应电压频率调整电路使用。
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公开(公告)号：CN103560668B
公开(公告)日：2015-11-18
申请号：CN201310560994.8
申请日：2013-11-12
Applicant: 东南大学
IPC: H02M3/157
Abstract: 一种单电感双输出变换器中实现次级开关100%占空比输出的方法，主环采用峰值电流环模式，次环采用电压环模式，次环中包括误差放大器、比较器及驱动和死区控制电路，变换器两路输出电压的差模信号输入到次环误差放大器的反相输入端，次环误差放大器的同相输入端连接参考电压值VREF2，次环误差放大器的输出电压VC连接次环比较器的反相输入端，次环比较器的同相输入端连接斜坡电压Vramp，通过次环误差放大器的输出电压值与斜坡电压Vramp经过次环比较器比较，输出次级占空比信号，经过驱动和死区控制电路来控制次级开关的导通和关断，由此控制电感电流在变换器两路输出上的分配，其特征在于：在次环比较器的同相输入端原有斜坡电压信号Vramp上叠加直流电压VREF0，实现次级开关100%占空比输出。
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公开(公告)号：CN103019876A
公开(公告)日：2013-04-03
申请号：CN201210574735.6
申请日：2012-12-26
Applicant: 东南大学
Abstract: 本发明公开一种面向CPU流水线的错误恢复电路，包括片上监测电路（1）、错误信号统计模块（2）、电压频率控制模块（3）、错误恢复控制模块（4）、原地错误恢复模块（5）和上层错误恢复模块（6），所述片上监测电路（1）集成在具有N级流水线结构的CPU内核的前N-1级流水线的各级流水线末端，监测工作电路每个时钟周期的时序信息，其中N是大于等于3且小于20的正整数。本发明提供了对具有N级流水线的CPU内核的在线时序监测，寻找电路的最低可能工作电压，减小在设计阶段为电路预留的工作电压余量，从而大幅度降低电路功耗，地提高电路的能效。
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公开(公告)号：CN102201802A
公开(公告)日：2011-09-28
申请号：CN201110074887.5
申请日：2011-03-28
Applicant: 东南大学
IPC: H03K5/00 , H03K5/1252
Abstract: 一种防毛刺时钟选择器的时序优化方法及其电路，防毛刺时钟选择器设有两路时钟信号输入端、时钟选择信号控制端、复位信号端、一个非门以及第一、第二两个与门，第一与门后续连接第一、第二两级寄存器，第二与门后续连接第三、第四两级寄存器，其中，第二寄存器的输出与一路输入时钟作为第三与门的输入端，第四寄存器的输出与另一路输入时钟作为第四与门的输入端，第三与门和第四与门的输出端作为一或门的输入端，或门的输出端为防毛刺时钟选择器的输出时钟，其特征在于：用第一、第二、第三3个与非门分别替换第三与门、第四与门及或门，保证了时钟信号的上升时间和下降时间匹配。
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公开(公告)号：CN101482856B
公开(公告)日：2010-07-14
申请号：CN200910028015.8
申请日：2009-01-05
Applicant: 东南大学
IPC: G06F13/42
Abstract: 基于现场可编程门阵列的串并行协议转换装置能将音频数据的数字音频设备总线(I2S)串行协议与同步动态随机存储器(SDRAM)的并行协议经行转换。能将多媒体数字信号编解码器(CODEC)芯片采集到的串行数据输入FPGA芯片，经过芯片中各个模块的处理后，将串行数据转换为并行数据，输出到语音处理芯片(MCU)。同时将MCU芯片的并行数据输入到FPGA芯片，转化为串行信号后输出到CODEC芯片。本发明用硬件实现了串/并数据的相互转换，解决了在音频数据采集过程中数据传输的问题，降低了语音处理芯片(MCU)的负荷，同时还提高了系统整体的可靠性。
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