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公开(公告)号:CN119920712A
公开(公告)日:2025-05-02
申请号:CN202510192607.2
申请日:2025-02-20
Applicant: 上海积塔半导体有限公司
IPC: H01L21/66
Abstract: 本发明涉及一种半导体结构的测量方法。半导体结构包括衬底、第一接触插塞及第二接触插塞;衬底内具有有源区及至少位于衬底内的第一隔离结构,第一隔离结构的顶面高于衬底的顶面;第一接触插塞位于第一隔离结构的正上方,第二接触插塞位于有源区的正上方,第一接触插塞与第二接触插塞的顶面齐平;方半导体结构的测量方法包括:获取第一接触插塞的第一电阻值;获取第二接触插塞的第二电阻值;根据第一电阻值及第二电阻值,确定第一隔离结构顶面与有源区顶面的高度差。可以直接对高度差进行测量,增大表征范围,方便快捷,并且能够减小不同操作者进行切片测量的人工误差,同时可以根选择性地测量不同位置的高度差,方便工艺调试与选择。
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公开(公告)号:CN119764290A
公开(公告)日:2025-04-04
申请号:CN202510018623.X
申请日:2025-01-06
Applicant: 上海积塔半导体有限公司
IPC: H01L23/528 , H01L23/522 , H01L21/768
Abstract: 本申请涉及一种半导体器件、制备方法及电子设备。该半导体器件包括基底、阻挡层、补偿层和多个接触孔,基底包括栅极结构和有源区,阻挡层覆盖栅极结构和有源区的顶面,补偿层位于阻挡层远离栅极结构的顶面,多个接触孔沿垂直基底顶面的方向贯穿阻挡层和补偿层,且暴露部分基底的顶面。通过在阻挡层远离栅极结构的顶面形成补偿层,补偿层可以补偿栅极结构顶面阻挡层厚度,以使栅极结构顶部的膜层厚度等于有源区顶面的膜层厚度,进而可以在形成多个接触孔的情况下,在接触孔暴露有源区顶面的过程中,确保栅极结构的顶面不被刻蚀,可以避免栅极结构顶面因刻蚀造成的高度差,进而造成接触孔内的接触电阻升高的问题,提高半导体器件的电性和可靠性。
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公开(公告)号:CN117913054A
公开(公告)日:2024-04-19
申请号:CN202410014214.8
申请日:2024-01-04
Applicant: 上海积塔半导体有限公司
Abstract: 本发明公开了一种顶层布线结构和半导体结构,顶层布线结构包括漏极顶端金属布线层、栅极顶端金属布线层以及源极顶端金属布线层。其中,漏极顶端金属布线层与MOS管的漏极连接;栅极顶端金属布线层与MOS管的栅极连接,且围绕漏极顶端金属布线层设置;源极顶端金属布线层与MOS管的源极连接,并围绕栅极顶端金属布线层设置,且源极顶端金属布线层沿横向延伸至MOS管的衬底上方,其中,横向与源极顶端金属布线层延伸方向垂直。本发明无需改变金属布线工艺和金属布线方法,通过去掉衬底顶端金属布线层,并改进源极顶端金属布线层的排布方式和排布面积,以增加源极顶端金属布线层的面积,从而提升了超高压LDMOS的电流能力,降低了欧姆效应的影响。
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公开(公告)号:CN117558712A
公开(公告)日:2024-02-13
申请号:CN202311493193.4
申请日:2023-11-09
Applicant: 上海积塔半导体有限公司
IPC: H01L23/544 , H01L21/66 , G01N27/22 , G01N27/24
Abstract: 本发明提供一种用于半导体结构中钝化层断裂检测的结构及方法,该检测结构包括至少一检测MOM电容结构及位于其外围的参照MOM电容结构,检测MOM电容结构包括至少一检测叉指组、多个检测金属及检测钝化单元,检测金属在第一方向上位于检测叉指组的两侧,检测钝化单元至少嵌入检测叉指组内及检测叉指组与检测金属之间;参照MOM电容结构包括至少一参照叉指组及参照钝化单元,参照钝化单元至少嵌入参照叉指组内。该结构在常规半导体结构中顶层金属层及钝化层的制作过程中同步制作得到,结构简单,不增加额外的mask工艺及工艺成本。该方法通过检测结构的电性参数检测即有效判断钝化层是否发生断裂,有效提升缺陷检测的效率及便捷性。
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公开(公告)号:CN117334628A
公开(公告)日:2024-01-02
申请号:CN202311238300.9
申请日:2023-09-22
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762 , H01L21/48 , H01L21/768 , H01L23/498 , H01L23/538
Abstract: 本发明提供了一种深沟槽隔离结构的制备方法及半导体器件。本发明通过在深沟槽的侧壁形成隔离层,在深沟槽内形成填充满所述深沟槽、且在所述深沟槽的底部与衬底相接触的导电结构,深沟槽内的隔离层与导电结构共同构成深沟槽隔离结构,使得所述深沟槽隔离结构既具有隔离效果,同时兼具连通衬底的功能,提高了衬底等电位。且该工艺在传统工艺上无需增加额外光罩,适用范围广,可推广到更多技术平台。
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公开(公告)号:CN117153775A
公开(公告)日:2023-12-01
申请号:CN202311114026.4
申请日:2023-08-30
Applicant: 上海积塔半导体有限公司
IPC: H01L21/768 , H01L23/525
Abstract: 本发明提供一种半导体结构的制备方法,先在金属层表面形成第一介电层和阻挡结构,阻挡结构位于金属层中的熔丝部的正上方;再形成导电柱、焊盘、第二介电层和图案化的第一光刻胶层,基于图案化的第一光刻胶层刻蚀形成第一开口和第二开口,且第一开口显露阻挡结构,第二开口显露焊盘;最后,去除阻挡结构,在熔丝部上方形成厚度均匀的氧化物。本发明可以通过控制减薄第一介电层的过程,使熔丝部上方的氧化物达到预设厚度,且由于阻挡结构的存在,可保证熔丝部上方的氧化物较好地保留,在熔丝部上方获得减薄后厚度均匀的氧化物;另外,一次曝光显影同时打开焊盘和熔丝天窗,使本发明相较于传统工艺并未增加光刻层数,成本可控。
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公开(公告)号:CN116230622A
公开(公告)日:2023-06-06
申请号:CN202310159467.X
申请日:2023-02-23
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762
Abstract: 本申请提供了一种半导体结构的形成方法,通过将深沟槽隔离光罩工艺集成到有源区反板光罩工艺中,通过一道光罩工艺,在基底上同时形成有源区反板区域和深沟槽隔离区域,在制作深沟槽隔离结构时,无需单独进行深沟槽隔离的硬掩膜层光罩工艺以及硬掩膜层刻蚀工艺,节省了一道光罩工艺以及相关刻蚀工艺;通过设置图形化硬掩膜层与第一缓冲层采用不同材料,从而在刻蚀工艺中可以通过控制不同材料的刻蚀速率实现有源区反板刻蚀和深沟槽刻蚀;本申请精简了工艺步骤,可以有效降低成本、提高工艺平台竞争力。
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公开(公告)号:CN119920752A
公开(公告)日:2025-05-02
申请号:CN202510238822.1
申请日:2025-02-28
Applicant: 上海积塔半导体有限公司
Abstract: 本发明涉及一种半导体器件及其形成方法。所述半导体器件的形成方法包括如下步骤:形成衬底,所述衬底包括沿第一方向相对分布的正面和背面,所述衬底内具有第一掺杂元素;注入第二掺杂元素至所述衬底内,于所述衬底内形成埋层区域,所述第一掺杂元素的导电类型与所述第二掺杂元素的导电类型相反;传输反应物至所述衬底上,形成阻挡层于所述衬底的表面上,且所述反应物与所述衬底和所述埋层区域均不发生化学反应;退火处理所述衬底,所述退火处理后的所述埋层区域的顶面与所述衬底的正面平齐。本发明避免了由于衬底和埋层区域的化学反应速率不同而导致的高度差,避免了后续因掩模层残留而导致的器件失效问题。
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公开(公告)号:CN118248621A
公开(公告)日:2024-06-25
申请号:CN202410390889.2
申请日:2024-04-01
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762 , H01L29/06
Abstract: 本发明提供一种具有深沟槽结构的半导体结构及其制作方法,该制作方法包括以下步骤:提供一衬底;形成第一沟槽于所述衬底中,所述第一沟槽的侧壁与所述第一沟槽的底壁具有第一夹角;形成叠层介质层于所述第一沟槽的内壁以构成第二沟槽,所述第二沟槽的侧壁与所述第二沟槽的底壁具有第二夹角,所述第二夹角大于所述第一夹角。该制作方法通过叠层介质层的制作以改善沟槽的整体形貌,从而实现深沟槽的充分填充以得到性能优良的深沟槽结构,可以用于制作功能不同的深沟槽结构,应用范围广泛,制作方法简单易实现,成本低廉,适于大规模生产。该半导体结构中的深沟槽结构内部充分填充且性能优良,制作成本低廉。
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公开(公告)号:CN117334629A
公开(公告)日:2024-01-02
申请号:CN202311240885.8
申请日:2023-09-22
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762 , H01L21/48 , H01L21/768 , H01L23/498 , H01L23/538
Abstract: 本发明提供了一种半导体器件及其制备方法。本发明通过在形成深沟槽的过程中现形成底部位于埋层上的初始沟槽,并以形成深沟槽的掩膜版实现自对准离子注入形成与埋层连接的深阱区,在传统工艺上无需增加额外光罩;在深沟槽的侧壁形成隔离层,进一步在深沟槽内形成填充满所述深沟槽、且在所述深沟槽的底部与衬底相接触的导电结构,使得所述深沟槽隔离结构既具有隔离效果,同时兼具连通衬底的功能,提高了衬底等电位,适用范围广,可推广到更多技术平台。
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