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公开(公告)号：CN115332099B
公开(公告)日：2025-01-21
申请号：CN202210963411.5
申请日：2022-08-11
Applicant: 上海积塔半导体有限公司
IPC: H01L21/66 , H01L23/488
Abstract: 本发明提供一种用于焊盘过刻蚀的检测结构、制备及检测方法，在晶圆切割区中形成参比单元及检测单元，并结合介电层构成参比电容及检测电容，由于检测电容中的介电层上方具有介电层检测窗口，且检测焊盘与介电层具有较大的选择蚀刻比，从而在刻蚀的过程中，检测电容中的介电层被刻蚀，使得检测电容的容值发生变化，通过对检测电容及参比电容的电性能数据即电容值的变化的监控，即可反应出焊盘过刻蚀的情况，免于切片确认。
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公开(公告)号：CN118610156A
公开(公告)日：2024-09-06
申请号：CN202410741831.8
申请日：2024-06-07
Applicant: 上海积塔半导体有限公司
IPC: H01L21/764 , H01L21/762
Abstract: 本发明提供了一种深沟槽隔离结构及其制作方法，制作方法包括以下步骤：提供衬底，在衬底的一表面形成有第一氧化层；在第一氧化层和部分厚度的衬底中形成第一沟槽；在第一沟槽中填充第二氧化物形成第二氧化填充层；形成第一硬掩膜层；采用第一刻蚀工艺刻蚀第一硬掩膜层、第二氧化填充层和部分厚度的衬底形成第二沟槽，第二沟槽在衬底的垂直投影落入第一沟槽在衬底的垂直投影，第一刻蚀工艺刻蚀第二氧化填充层的速度为第一刻蚀速度，第一刻蚀工艺刻蚀衬底的速度为第二刻蚀速度，且第一刻蚀速度小于第二刻蚀速度；去除第一硬掩膜层。通过本发明的工艺改善后的制作方法，可获得封口更好的深沟槽隔离结构，实现半导体结构的高质量隔离。
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公开(公告)号：CN116093085A
公开(公告)日：2023-05-09
申请号：CN202310182628.7
申请日：2023-02-28
Applicant: 上海积塔半导体有限公司
IPC: H01L23/64
Abstract: 本发明提供一种MOM电容结构及其制备方法、存储器。所述MOM电容结构包括：至少一第一电极层，所述第一电极层包括沿第一方向相对设置的两插指结构电极板；至少一第二电极层，所述第二电极层能够与所述第一电极层产生寄生电容，所述第二电极层包括沿第二方向相对设置的两插指结构电极板，其中，所述第二方向垂直于所述第一方向。通过将所述第一电极层与所述第二电极层设置为互相垂直结构，减少金属层工艺时金属线的重叠度飘动带来的电容值影响，使电容值更加稳定，提高工艺良品率。
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公开(公告)号：CN115763532A
公开(公告)日：2023-03-07
申请号：CN202211565474.1
申请日：2022-12-07
Applicant: 上海积塔半导体有限公司
IPC: H01L29/06 , H01L29/872 , H01L21/329
Abstract: 本公开涉及一种半导体结构及其制备方法。所述半导体结构包括衬底、第一导电类型的第一阱区、第二导电类型的第一阱区、第一导电类型的深阱区、第一导电类型的第二阱区、栅极结构、阴极以及阳极。其中，第一导电类型的第一阱区为轻掺杂区。第二导电类型的第一阱区至少位于第一导电类型的第一阱区内。第一导电类型的深阱区位于第一导电类型的第一阱区内，且延伸至第一导电类型的第一阱区下方。第一导电类型的第二阱区位于第一导电类型的深阱区内。栅极结构位于衬底的上表面。上述半导体结构可以调节肖特基二极管的开启电压，并且提高其耐压能力。
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公开(公告)号：CN118248621A
公开(公告)日：2024-06-25
申请号：CN202410390889.2
申请日：2024-04-01
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762 , H01L29/06
Abstract: 本发明提供一种具有深沟槽结构的半导体结构及其制作方法，该制作方法包括以下步骤：提供一衬底；形成第一沟槽于所述衬底中，所述第一沟槽的侧壁与所述第一沟槽的底壁具有第一夹角；形成叠层介质层于所述第一沟槽的内壁以构成第二沟槽，所述第二沟槽的侧壁与所述第二沟槽的底壁具有第二夹角，所述第二夹角大于所述第一夹角。该制作方法通过叠层介质层的制作以改善沟槽的整体形貌，从而实现深沟槽的充分填充以得到性能优良的深沟槽结构，可以用于制作功能不同的深沟槽结构，应用范围广泛，制作方法简单易实现，成本低廉，适于大规模生产。该半导体结构中的深沟槽结构内部充分填充且性能优良，制作成本低廉。
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Patent Agency Ranking
公开(公告)号：CN117334629A
公开(公告)日：2024-01-02
申请号：CN202311240885.8
申请日：2023-09-22
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762 , H01L21/48 , H01L21/768 , H01L23/498 , H01L23/538
Abstract: 本发明提供了一种半导体器件及其制备方法。本发明通过在形成深沟槽的过程中现形成底部位于埋层上的初始沟槽，并以形成深沟槽的掩膜版实现自对准离子注入形成与埋层连接的深阱区，在传统工艺上无需增加额外光罩；在深沟槽的侧壁形成隔离层，进一步在深沟槽内形成填充满所述深沟槽、且在所述深沟槽的底部与衬底相接触的导电结构，使得所述深沟槽隔离结构既具有隔离效果，同时兼具连通衬底的功能，提高了衬底等电位，适用范围广，可推广到更多技术平台。
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公开(公告)号：CN116995026A
公开(公告)日：2023-11-03
申请号：CN202311127119.0
申请日：2023-09-01
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762 , H01L21/768 , H01L21/74 , H01L23/48
Abstract: 本申请提供一种深沟槽隔离结构装置及其制备方法。深沟槽隔离结构包括：第一导电类型的衬底；衬底内具有第二导电类型的掩埋层；第一导电类型与第二导电类型不同；第一沟槽，位于衬底内，且自衬底的上表面延伸至掩埋层内；第二导电类型的第一导电层，覆盖第一沟槽的侧壁；第二沟槽，位于衬底内，且第一导电层的内侧；隔离介质层，覆盖第二沟槽的侧壁；第三沟槽，位于衬底内，且位于隔离介质层的内侧。本申请的深沟槽隔离结构中，通过设置两种不同类型的导电层和隔离介质层，具有高性能隔离效果的同时，可以实现对掩埋层和衬底的接触连接，适用范围广，可以推广到更多不同的技术平台。
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公开(公告)号：CN116722001A
公开(公告)日：2023-09-08
申请号：CN202310680474.4
申请日：2023-06-08
Applicant: 上海积塔半导体有限公司
IPC: H01L23/64
Abstract: 本申请提供一种金属电容结构及其制备方法、集成电路芯片。本申请金属电容结构通过把后段金属结构工艺形成的层叠结构中的所有金属层中的相应金属结构及相应连接结构连接在一起形成两道金属侧墙，两道金属侧墙以及金属侧墙之间的介质层叠层形成纵向金属电容结构，由于其作为电极板的金属侧墙是纵向结构，且多层堆叠，因此可形成较大的纵向有效面积，提高容值，且电极板基本不额外占用芯片面积；通过增加更多金属侧墙，即可有效利用芯片面积，进一步提高容值。
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公开(公告)号：CN116504637A
公开(公告)日：2023-07-28
申请号：CN202310539511.X
申请日：2023-05-12
Applicant: 上海积塔半导体有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本发明提供了一种半导体结构及其形成方法，本发明通过图案化覆盖衬底的高温氧化物材料层，形成具有覆盖所述漂移区的第一部分以及覆盖所述非漂移区的第二部分，且所述第一部分的膜层厚度大于所述第二部分的膜层厚度的高温氧化物层，所述高温氧化物层的第二部分可以代替牺牲氧化物层，用来隔离光阻与硅片接触、防止污染，以及用来作为离子注入时的散射层，减弱因离子注入方向和晶格的间隙方向相同而导致的穿通效应，同时还可以对浅沟槽隔离结构进行有效保护。本发明可以优化半导体结构中的氧化物层的制作工艺、降低成本、提高工艺平台的竞争力。
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公开(公告)号：CN115295532A
公开(公告)日：2022-11-04
申请号：CN202210962171.7
申请日：2022-08-11
Applicant: 上海积塔半导体有限公司
IPC: H01L23/544 , H01L21/66 , H01L23/525
Abstract: 本发明提供一种用于e‑fuse刻蚀的检测结构、制备及检测方法，在晶圆切割区中形成与位于晶圆有源区的e‑fuse同步构成的参比金属层及检测金属层，参比金属层包括参比金属连接件及参比金属电阻件，检测金属层包括检测金属连接件及检测金属电阻件，且参比金属连接件与检测金属连接件上方均对应设有相连接的、用以电性测试的金属柱及焊盘，从而在进行刻蚀工艺的过程中，由于检测金属电阻件的上方具有介电层检测窗口，检测金属电阻件被刻蚀，使得检测金属电阻件的电阻值发生变化，因此，通过对检测金属电阻件及参比金属电阻件的电性能数据即电阻值变化的监控，即可反应出e‑fuse刻蚀的情况，免于切片确认。
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