公开(公告)号：CN113783549A

公开(公告)日：2021-12-10

申请号：CN202111061490.2

申请日：2021-09-10

Applicant: 上海大学

Inventor： 张俊杰 ,  罗艳飞 ,  刘德财 ,  胡炜呈 ,  冯智波 ,  张倩武 ,  宋英雄 ,  陈健 ,  曹炳尧 ,  李迎春

IPC: H03H17/06

Abstract: 本发明提供一种插值滤波方法和插值滤波装置，该方案在获取到滤波器的输入并行路数、抽头系数和差值倍数后，基于获取到的数据计算滤波器的输出数据并行路数、每组并行多路输出信号所需的输入数据个数以及获取所输入数据所需的时间周期，然后再计算每路所述输入数据与所述滤波器的抽头系数的乘积，最后再基于预设规则由乘积结果中选择目标乘积结果进行累加输出，能够有效降低滤波器的延时时间。

公开(公告)号：CN114499540A

公开(公告)日：2022-05-13

申请号：CN202111550108.4

申请日：2021-12-17

Applicant: 上海大学

Inventor： 张俊杰 ,  李云峰 ,  李昊 ,  冯智波 ,  谭家乐 ,  陈天杨 ,  宋英雄 ,  陈健 ,  张倩武 ,  曹炳尧 ,  李迎春

IPC: H03M13/11

Abstract: 本发明公开了一种基于双路LLR更新的LDPC分层译码方法和译码器采用了三个缓冲区用来分别缓存用于更新LLR的变量节点运算单元传递给校验节点运算单元的变量节点信息，并在计算得到校验节点信息后，使用双路加法器分别对重叠子矩阵和非重叠子矩阵的LLR更新。本发明的一种基于双路LLR更新的LDPC分层译码方法，在流水线级数不大于该层非重叠子矩阵数量的情况下，可保证数据更新冲突问题不发生，而在流水线级数大于该层非重叠子矩阵数量的情况下，数据更新冲突发生的数量降低，LDPC译码器性能损失可忽略不计。

公开(公告)号：CN114499540B

公开(公告)日：2024-11-26

申请号：CN202111550108.4

申请日：2021-12-17

Applicant: 上海大学

Inventor： 张俊杰 ,  李云峰 ,  李昊 ,  冯智波 ,  谭家乐 ,  陈天杨 ,  宋英雄 ,  陈健 ,  张倩武 ,  曹炳尧 ,  李迎春

IPC: H03M13/11

Abstract: 本发明公开了一种基于双路LLR更新的LDPC分层译码方法和译码器采用了三个缓冲区用来分别缓存用于更新LLR的变量节点运算单元传递给校验节点运算单元的变量节点信息，并在计算得到校验节点信息后，使用双路加法器分别对重叠子矩阵和非重叠子矩阵的LLR更新。本发明的一种基于双路LLR更新的LDPC分层译码方法，在流水线级数不大于该层非重叠子矩阵数量的情况下，可保证数据更新冲突问题不发生，而在流水线级数大于该层非重叠子矩阵数量的情况下，数据更新冲突发生的数量降低，LDPC译码器性能损失可忽略不计。

公开(公告)号：CN113783549B

公开(公告)日：2024-11-08

申请号：CN202111061490.2

申请日：2021-09-10

Applicant: 上海大学

Inventor： 张俊杰 ,  罗艳飞 ,  刘德财 ,  胡炜呈 ,  冯智波 ,  张倩武 ,  宋英雄 ,  陈健 ,  曹炳尧 ,  李迎春

IPC: H03H17/06

Abstract: 本发明提供一种插值滤波方法和插值滤波装置，该方案在获取到滤波器的输入并行路数、抽头系数和差值倍数后，基于获取到的数据计算滤波器的输出数据并行路数、每组并行多路输出信号所需的输入数据个数以及获取所输入数据所需的时间周期，然后再计算每路所述输入数据与所述滤波器的抽头系数的乘积，最后再基于预设规则由乘积结果中选择目标乘积结果进行累加输出，能够有效降低滤波器的延时时间。

公开(公告)号：CN115765786A

公开(公告)日：2023-03-07

申请号：CN202211114601.6

申请日：2022-09-14

Applicant: 上海大学

Inventor： 张俊杰 ,  冯智波 ,  李迎春 ,  陈健 ,  宋英雄 ,  张倩武 ,  曹炳尧

IPC: H04B1/7073 ,  H04B1/7087 ,  H04B1/7075 ,  H04B1/7095

Abstract: 本发明公开了一种非相关扩频伪码同步的FPGA实现方法，包括以下步骤：获取参数，根据参数计算参与相关运算的数据的采样点的采样位置；计算小段数目K的小段本地伪码与采样点数据的相关运算值，将K小段的相关值平方后累加，得到最终的相关值；将采样数据按照采样速率fs滑动，经过相关运算得到不同相对相位的相关运算结果；将计算的相关结果缓存，比较中心相关值是否满足归一化初同步阈值，然后比较前后半码片相关值，调整数据相位，完成伪码跟踪。本发明的一种基于数据滑动的K小段本地伪码相关运算电路的处理结构，简单有效的解决了数据比特1、0边界处相关值相互抵消造成漏同步的问题，并能够兼顾捕获时间和资源消耗，具有很强的兼容性。