公开(公告)号：CN114499540A

公开(公告)日：2022-05-13

申请号：CN202111550108.4

申请日：2021-12-17

Applicant: 上海大学

Inventor： 张俊杰 ,  李云峰 ,  李昊 ,  冯智波 ,  谭家乐 ,  陈天杨 ,  宋英雄 ,  陈健 ,  张倩武 ,  曹炳尧 ,  李迎春

IPC: H03M13/11

Abstract: 本发明公开了一种基于双路LLR更新的LDPC分层译码方法和译码器采用了三个缓冲区用来分别缓存用于更新LLR的变量节点运算单元传递给校验节点运算单元的变量节点信息，并在计算得到校验节点信息后，使用双路加法器分别对重叠子矩阵和非重叠子矩阵的LLR更新。本发明的一种基于双路LLR更新的LDPC分层译码方法，在流水线级数不大于该层非重叠子矩阵数量的情况下，可保证数据更新冲突问题不发生，而在流水线级数大于该层非重叠子矩阵数量的情况下，数据更新冲突发生的数量降低，LDPC译码器性能损失可忽略不计。

公开(公告)号：CN114499540B

公开(公告)日：2024-11-26

申请号：CN202111550108.4

申请日：2021-12-17

Applicant: 上海大学

Inventor： 张俊杰 ,  李云峰 ,  李昊 ,  冯智波 ,  谭家乐 ,  陈天杨 ,  宋英雄 ,  陈健 ,  张倩武 ,  曹炳尧 ,  李迎春

IPC: H03M13/11

Abstract: 本发明公开了一种基于双路LLR更新的LDPC分层译码方法和译码器采用了三个缓冲区用来分别缓存用于更新LLR的变量节点运算单元传递给校验节点运算单元的变量节点信息，并在计算得到校验节点信息后，使用双路加法器分别对重叠子矩阵和非重叠子矩阵的LLR更新。本发明的一种基于双路LLR更新的LDPC分层译码方法，在流水线级数不大于该层非重叠子矩阵数量的情况下，可保证数据更新冲突问题不发生，而在流水线级数大于该层非重叠子矩阵数量的情况下，数据更新冲突发生的数量降低，LDPC译码器性能损失可忽略不计。

公开(公告)号：CN118151846A

公开(公告)日：2024-06-07

申请号：CN202410206048.1

申请日：2024-02-26

Applicant: 上海大学

Inventor： 曹炳尧 ,  谭家乐 ,  张倩武 ,  宋英雄 ,  张俊杰 ,  李迎春 ,  陈健

IPC: G06F3/06

Abstract: 本发明公开提供了一种基于DQS恢复时钟的多Die封装Nand Flash的读数据方法，包括以下步骤：将读DQS信号和经IDELAY延迟的DQ信号作为数据输入串并转换单元ISEREDES；确保各个Die读DQS信号频率相同，在FPGA内部生成时钟对DQS进行采样，通过遍历采样时钟的不同相位来确定读取各个Die时采样时钟的最佳相位；对FPGA输出至各个Die的RE信号进行延时调整，使各个Die共享同一个读数据采样时钟；调整IDELAY抽头系数，以确定在读取各个Die时各DQ信号的最佳延时。本发明的一种基于DQS恢复时钟的多Die封装Nand Flash的读数据方法，有效提高读数据通道的IO速率，同时使时序更容易收敛；节约时钟资源并且降低带宽损失；能够降低亚稳态发生的概率，提高传输的可靠性。