-
公开(公告)号：CN118585478A
公开(公告)日：2024-09-03
申请号：CN202410185769.9
申请日：2024-02-19
Applicant: 三星电子株式会社
Abstract: 一种存储设备包括：至少一个非易失性存储器件；控制器，被配置为控制至少一个非易失性存储器件；以及接口芯片，连接到控制器，其中，接口芯片包括：第一接口电路，被配置为根据第一接口协议与控制器通信；第二接口电路，被配置为根据第二接口协议与至少一个非易失性存储器件通信；以及协议转换器，被配置为将第一接口协议转换为第二接口协议，或者将第二接口协议转换为第一接口协议。
-
公开(公告)号：CN113724765A
公开(公告)日：2021-11-30
申请号：CN202110275852.1
申请日：2021-03-15
Applicant: 三星电子株式会社
Abstract: 公开了一种数据加密方法、非易失性存储器装置和用户装置。所述对非易失性存储器装置中的数据进行加密的方法包括：将数据编程到被选存储器单元中；在发展时段期间的第一时间感测被选存储器单元以提供随机数据，并在发展时段期间的第二时间感测被选存储器单元以提供主数据；使用随机数据对主数据进行加密以生成加密后的主数据；以及将加密后的主数据输出到外部电路，其中，随机数据的随机性基于被选存储器单元的阈值电压分布。
-
公开(公告)号：CN113223567A
公开(公告)日：2021-08-06
申请号：CN202011532121.2
申请日：2020-12-22
Applicant: 三星电子株式会社
Abstract: 一种阻抗校准电路包括：第一代码生成电路，连接到第一参考电阻器，并且被配置为：通过使用第一参考电阻器，生成用于基于第一参考电阻器形成电阻的第一代码；第二代码生成电路，被配置为：基于第一代码，形成小于第一参考电阻器的电阻的第二参考电阻器的电阻，并且通过使用第二参考电阻器生成第二代码；以及目标阻抗代码生成电路，被配置为：基于第一代码、第二代码、以及目标阻抗值生成目标阻抗代码，并且基于目标阻抗代码，在连接到阻抗校准电路的端接驱动器中形成具有目标阻抗值的阻抗。
-
公开(公告)号：CN117728835A
公开(公告)日：2024-03-19
申请号：CN202311214982.X
申请日：2023-09-19
Applicant: 三星电子株式会社
IPC: H03M1/10 , G11C11/4078
Abstract: 提供了ZQ校准电路、ZQ校准电路的ZQ校准方法和存储器装置。所述ZQ校准电路包括：ZQ控制器，被配置为检测其中ZQ校准被支持的多个接口模式之中的一个接口模式的结束，并且响应于所述一个接口模式结束而指示到另一接口模式的切换；ZQ引擎，被配置为通过多参考电压生成器生成与所述一个接口模式对应的第一参考电压，响应于到所述另一接口模式的切换被指示而生成与所述另一接口模式对应的第二参考电压，基于第一参考电压或第二参考电压执行ZQ校准，并且输出校准码；以及ZQ驱动器，被配置为基于校准码通过输入/输出垫输出输出信号。
-
公开(公告)号：CN116230040A
公开(公告)日：2023-06-06
申请号：CN202211546157.5
申请日：2022-12-02
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 一种存储器封装包括多个存储器芯片以及对控制器和多个存储器芯片之间的通信进行中继并从多个存储器芯片接收多个信号的接口芯片。接口芯片包括基于多个信号输出数据信号和原始时钟信号的接收器、通过将与数据信号的一个单位间隔的1/2相对应的偏移延迟以及附加延迟施加到原始时钟信号来输出延迟时钟信号的延迟电路、以及与时钟信号同步地对数据信号进行采样的采样器。当延迟时钟信号与数据信号具有与数据信号的一个单位间隔相对应的相位差时，延迟电路输出通过从延迟时钟信号中去除偏移延迟而生成的时钟信号。
-
Patent Agency Ranking
公开(公告)号：CN114333946A
公开(公告)日：2022-04-12
申请号：CN202111107361.2
申请日：2021-09-22
Applicant: 三星电子株式会社
Abstract: 一种存储器件包括存储单元阵列、页面缓冲器、控制逻辑电路、多个输入/输出引脚、数据总线反转(DBI)引脚和接口电路。所述页面缓冲器连接到所述存储单元阵列。所述控制逻辑电路被配置为控制所述存储单元阵列的操作。所述多个输入/输出引脚从所述控制器接收多个数据信号。所述DBI引脚从所述控制器接收DBI信号。所述接口电路对来自所述数据信号和DBI信号的具有逻辑值1的位的第一数量和具有逻辑值0的位的第二数量进行计数，并且基于所述第一数量和所述第二数量向所述页面缓冲器或所述控制逻辑电路提供所述数据信号。
-
公开(公告)号：CN113555045A
公开(公告)日：2021-10-26
申请号：CN202110440919.2
申请日：2021-04-23
Applicant: 三星电子株式会社
Abstract: 一种存储器设备，包括：存储器区域，具有第一存储器块和第二存储器块；和控制逻辑，被配置为在第一模式和第二模式下控制第一存储器块和第二存储器块，其中在第一模式下，只有针对第一存储器块的控制操作是可执行的，而在第二模式下，针对第一存储器块和第二存储器块的控制操作是可执行的，其中控制逻辑对在第一模式下对第二存储器块进行的访问的次数进行计数，并将访问次数作为扫描数据存储在第二存储器块中。
-
公开(公告)号：CN118430600A
公开(公告)日：2024-08-02
申请号：CN202410119810.2
申请日：2024-01-29
Applicant: 三星电子株式会社
Abstract: 提供了一种存储系统，包括：存储器件，包括多个非易失性存储器，该多个非易失性存储器中的每一个电连接到缓冲芯片；以及存储控制器，电连接到缓冲芯片，并且被配置为发送用于数据信号的校正的参考时钟信号，其中，缓冲芯片包括：延迟时钟生成链，被配置为从参考时钟信号生成第一延迟时钟信号或第二延迟时钟信号；第一寄存器，被配置为存储第一延迟时钟信号；以及第二寄存器，被配置为存储第二延迟时钟信号，并且其中，缓冲芯片被配置为基于第一延迟时钟信号对数据信号的选通信号执行补偿，以及基于第二延迟时钟信号对数据信号执行补偿。
-
公开(公告)号：CN116166184A
公开(公告)日：2023-05-26
申请号：CN202211496264.1
申请日：2022-11-23
Applicant: 三星电子株式会社
Abstract: 一种存储器系统，包括：多个存储器件，均连接到分别包括内部数据通道和内部控制通道的内部通道，并且均被配置为基于第一接口协议执行通信；控制器，连接到包括外部数据通道和外部控制通道的外部通道，并且被配置为基于第二接口协议执行通信；以及接口电路，将外部通道连接到每个内部通道。接口电路被配置为通过以下操作来执行通道转换：将通过外部数据通道从控制器接收的并行数据信号串行化并将串行化的信号输出到内部通道中的第一内部通道中所包括的内部控制通道，或者将通过外部控制通道接收的信号并行化并将并行化的信号输出到内部通道中的第一内部通道中所包括的内部数据通道。
-
公开(公告)号：CN114822623A
公开(公告)日：2022-07-29
申请号：CN202210028051.X
申请日：2022-01-11
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 一种存储设备包括多个存储器芯片和芯片。多个存储器芯片包括被配置成基于第一时钟信号产生第一信号的第一存储器芯片，以及被配置成基于第二时钟信号产生第二信号的第二存储器芯片。该芯片被配置成接收第一和第二信号并且基于第一和第二信号的占空比产生并输出第一和第二比较信号。第一存储器芯片还被配置成基于第一比较信号通过调节第一时钟信号的占空比来产生第一经校正信号，并且第二存储器芯片还被配置成基于第二比较信号通过调节第二时钟信号的占空比来产生第二经校正信号。
-
-
-
-
-
-
-
-
-
Search Results
19
records
(took 0.021 seconds)
