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公开(公告)号：CN100546033C
公开(公告)日：2009-09-30
申请号：CN200610068129.1
申请日：2006-03-21
Applicant: 三星电子株式会社
Inventor： 梁香子
CPC classification number: H01L27/1108 , H01L23/642 , H01L27/0688 , H01L27/105 , H01L27/10808 , H01L27/10897 , H01L27/11 , H01L27/1104 , H01L27/1116 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种半导体器件，所述半导体器件具有形成于堆叠结构的不同层上的晶体管，所述半导体器件包括堆叠型电容器簇，其中所述堆叠电容器簇的堆叠电容器包括所述半导体器件的晶体管的绝缘层，和布置在所述绝缘层上面和下面的至少第一导电层和第二导电层，其中所述堆叠电容器是在第一线和第二线之间并联连接的堆叠电容器簇的去耦电容器。
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公开(公告)号：CN101038912B
公开(公告)日：2010-12-22
申请号：CN200710085776.8
申请日：2007-03-14
Applicant: 三星电子株式会社
Inventor： 梁香子
IPC: H01L27/02 , H01L23/485 , H01L23/522 , H01L23/60
CPC classification number: H01L27/0255 , H01L2924/0002 , Y10T29/41 , H01L2924/00
Abstract: 一种半导体器件，包括：含有多个保护二极管的二极管区域；与二极管区域的上部交叠的焊盘区域，多个保护二极管形成在衬底上的阱区中；焊盘区域具有对应于外部连接端安装的焊盘；接触插塞单元，其将构成二极管区域的多个有源区域中的至少一个与二极管区域内的焊盘连接。接触插塞单元包括：第一通路接触部分，其将上部金属层和下部金属层电连接；第二通路接触部分，其将焊盘区域和上部金属层电连接并位于焊盘区域和上部金属层之间；以及金属接触部分，其将下部金属层与有源区域电连接并交叠地位于第一通路接触部分的垂直下部。下部金属层包括：具有对应于所述二极管区域的第一导电有源区域延伸的栅极框架形状的第一图案；以及矩形形状的第二图案。
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公开(公告)号：CN100485937C
公开(公告)日：2009-05-06
申请号：CN200510120246.3
申请日：2005-11-07
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L27/11 , H01L23/522 , H01L21/8239 , H01L21/8244 , H01L21/768
CPC classification number: G11C11/417 , G11C5/063 , H01L27/11 , H01L27/1104 , H01L2924/0002 , Y10S257/903 , H01L2924/00
Abstract: 本发明涉及半导体存储器件及其构建方法，并公开了一种改进的电路线布线。在靠近半导体存储器件的存储单元区的外围电路区中提供平滑的电路线，并消除写速度限制因素。形成待连接到栅极层的金属(代替金属硅化多晶硅)线路层，以传送电信号到形成在外围电路区中的FET(例如，MOSFET(金属氧化物半导体场效应晶体管))晶体管的栅极；该金属线路层形成(例如，通过一个金属镶嵌工艺)在与形成在栅极层(例如，通过另一金属镶嵌工艺)上的字线层不同的层上，因此获得具有减小的面积且不使用硅化物工艺的外围电路区的布线。
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公开(公告)号：CN101038912A
公开(公告)日：2007-09-19
申请号：CN200710085776.8
申请日：2007-03-14
Applicant: 三星电子株式会社
Inventor： 梁香子
IPC: H01L27/02 , H01L23/485 , H01L23/522 , H01L23/60
CPC classification number: H01L27/0255 , H01L2924/0002 , Y10T29/41 , H01L2924/00
Abstract: 一种半导体器件，包括含有多个保护二极管的二极管区域以及与所述二极管区域的上部交叠的焊盘区域。所述焊盘区域具有对应于外部连接端安装的焊盘。所述半导体器件还包括接触插塞单元，其将构成所述二极管区域的多个有源区域中的至少一个与所述二极管区域内的焊盘连接。
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公开(公告)号：CN1848436A
公开(公告)日：2006-10-18
申请号：CN200610068129.1
申请日：2006-03-21
Applicant: 三星电子株式会社
Inventor： 梁香子
CPC classification number: H01L27/1108 , H01L23/642 , H01L27/0688 , H01L27/105 , H01L27/10808 , H01L27/10897 , H01L27/11 , H01L27/1104 , H01L27/1116 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种半导体器件，所述半导体器件具有形成于堆叠结构的不同层上的晶体管，所述半导体器件包括堆叠型电容器簇，其中所述堆叠电容器簇的堆叠电容器包括所述半导体器件的晶体管的绝缘层，和布置在所述绝缘层上面和下面的至少第一导电层和第二导电层，其中所述堆叠电容器是在第一线和第二线之间并联连接的堆叠电容器簇的去耦电容器。
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Patent Agency Ranking
公开(公告)号：CN1992283B
公开(公告)日：2010-06-23
申请号：CN200610173262.3
申请日：2006-12-15
Applicant: 三星电子株式会社
IPC: H01L27/11 , H01L23/522 , G11C11/412
CPC classification number: G11C11/412
Abstract: 提供了一种用在高密度静态随机存取存储器中的叠置存储单元，该叠置存储单元包括：形成在第一层中的第一和第二下拉晶体管；通过晶体管，连接在第二下拉晶体管的栅极与位线之间，并且形成在第一层中；以及形成在位于第一层之上的第二层中的第一和第二上拉晶体管，其中第一和第二上拉晶体管分别与第一和第二下拉晶体管相连，以形成反相锁存器。采用具有单个通过晶体管的叠置存储单元结构，相比于常规六晶体管单元，减小了单元尺寸，并且可以改善通过晶体管的驱动性能。
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公开(公告)号：CN1992283A
公开(公告)日：2007-07-04
申请号：CN200610173262.3
申请日：2006-12-15
Applicant: 三星电子株式会社
IPC: H01L27/11 , H01L23/522 , G11C11/412
CPC classification number: G11C11/412
Abstract: 提供了一种用在高密度静态随机存取存储器中的叠置存储单元，该叠置存储单元包括：形成在第一层中的第一和第二下拉晶体管；通过晶体管，连接在第二下拉晶体管的栅极与位线之间，并且形成在第一层中；以及形成在位于第一层之上的第二层中的第一和第二上拉晶体管，其中第一和第二上拉晶体管分别与第一和第二下拉晶体管相连，以形成反相锁存器。采用具有单个通过晶体管的叠置存储单元结构，相比于常规六晶体管单元，减小了单元尺寸，并且可以改善通过晶体管的驱动性能。
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公开(公告)号：CN1489153A
公开(公告)日：2004-04-14
申请号：CN03155508.X
申请日：2003-07-26
Applicant: 三星电子株式会社
CPC classification number: G11C7/1012 , G11C7/06 , G11C7/1045 , G11C11/4076 , G11C11/408 , G11C11/4087 , G11C11/4097
Abstract: 本发明涉及具有9的倍数位的数据输入/输出结构的半导体存储装置。该存储装置具有多个存储器阵列，在一个实施例中，具有奇数个存储器阵列。该阵列被划分成块，而该块被划分为段。一控制电路将控制信号提供给该存储器阵列，以便向该存储装置输入和/或从该存储装置中输出9的倍数位的数据。该数据位同时输入或输出，而不需要采用多路复用电路。从而减少了耗电量并且提高了存储器的处理速度。本发明还提供在半导体装置中处理数据的方法。
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公开(公告)号：CN100520959C
公开(公告)日：2009-07-29
申请号：CN03155508.X
申请日：2003-07-26
Applicant: 三星电子株式会社
CPC classification number: G11C7/1012 , G11C7/06 , G11C7/1045 , G11C11/4076 , G11C11/408 , G11C11/4087 , G11C11/4097
Abstract: 本发明涉及具有9的倍数位的数据输入/输出结构的半导体存储装置。该存储装置具有多个存储器阵列，在一个实施例中，具有奇数个存储器阵列。该阵列被划分成块，而该块被划分为段。一控制电路将控制信号提供给该存储器阵列，以便向该存储装置输入和/或从该存储装置中输出9的倍数位的数据。该数据位同时输入或输出，而不需要采用多路复用电路。从而减少了耗电量并且提高了存储器的处理速度。本发明还提供在半导体装置中处理数据的方法。
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公开(公告)号：CN1790721A
公开(公告)日：2006-06-21
申请号：CN200510120246.3
申请日：2005-11-07
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L27/11 , H01L23/522 , H01L21/8239 , H01L21/8244 , H01L21/768
CPC classification number: G11C11/417 , G11C5/063 , H01L27/11 , H01L27/1104 , H01L2924/0002 , Y10S257/903 , H01L2924/00
Abstract: 本发明公开了一种改进的电路线布线，在靠近半导体存储器件的存储单元区的外围电路区中提供平滑的电路线，并消除写速度限制因素。形成待连接到栅极层的金属(代替金属硅化多晶硅)线路层，以传送电信号到形成在外围电路区中的FET(例如，MOSFET(金属氧化物半导体场效应晶体管))晶体管的栅极；该金属线路层形成(例如，通过一个金属镶嵌工艺)在与形成在栅极层(例如，通过另一金属镶嵌工艺)上的字线层不同的层上，因此获得具有减小的面积且不使用硅化物工艺的外围电路区的布线。
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