公开(公告)号：CN110021520B

公开(公告)日：2023-07-11

申请号：CN201811464000.1

申请日：2018-12-03

Applicant: 三星电子株式会社

Inventor： 郑祥教 ,  姜润升 ,  李成禧 ,  李知承 ,  李炫哲

IPC: H01L21/033

Abstract: 提供了制造集成电路器件的方法。该方法可以使用包括一个光刻工艺和两个双重图案化工艺的四重图案化技术(QPT)工艺在衬底上形成特征图案。通过第一个双重图案化工艺获得的牺牲间隔物和通过第二个双重图案化工艺获得的间隔物可以在特征层上形成在相等的水平面处。

公开(公告)号：CN110061003A

公开(公告)日：2019-07-26

申请号：CN201811391596.7

申请日：2018-11-21

Applicant: 三星电子株式会社

Inventor： 李知承 ,  姜润升 ,  李成禧 ,  郑祥教 ,  李炫哲

IPC: H01L27/108

Abstract: 本公开提供了一种集成电路器件及其制造方法。该集成电路器件包括：限定有源区域的器件隔离沟槽；填充器件隔离沟槽的器件隔离膜；在第一方向上延伸跨过有源区域和器件隔离膜的栅极沟槽；覆盖栅极沟槽的内壁的栅极电介质膜；以及在栅极电介质膜之上填充栅极沟槽的一部分的导电线。有源区域包括位于导电线下面的鳍主体部分以及从鳍主体部分朝向导电线突出并在第一方向上具有比鳍主体部分的宽度小的宽度的较薄鳍部分。

公开(公告)号：CN110021525A

公开(公告)日：2019-07-16

申请号：CN201910023622.9

申请日：2019-01-10

Applicant: 三星电子株式会社

Inventor： 李炫哲 ,  姜润昇 ,  李成禧 ,  李知承 ,  郑祥敎

IPC: H01L21/308 ,  H01L21/3213

Abstract: 公开了一种制造半导体器件的方法。该方法包括在衬底上形成下层、在下层上形成牺牲层和蚀刻图案、在牺牲层和蚀刻图案上形成第一间隔层、蚀刻牺牲层和第一间隔层以形成牺牲图案和在牺牲图案的顶表面的至少一部分上的第一间隔物、在牺牲图案和第一间隔物上形成第二间隔层、蚀刻第二间隔层和第一间隔物以在第一牺牲图案的侧壁上形成第二间隔物、以及部分地蚀刻下层以形成图案。第二间隔物用作蚀刻掩模部分地蚀刻下层。

公开(公告)号：CN110021520A

公开(公告)日：2019-07-16

申请号：CN201811464000.1

申请日：2018-12-03

Applicant: 三星电子株式会社

Inventor： 郑祥教 ,  姜润升 ,  李成禧 ,  李知承 ,  李炫哲

IPC: H01L21/033

Abstract: 提供了制造集成电路器件的方法。该方法可以使用包括一个光刻工艺和两个双重图案化工艺的四重图案化技术(QPT)工艺在衬底上形成特征图案。通过第一个双重图案化工艺获得的牺牲间隔物和通过第二个双重图案化工艺获得的间隔物可以在特征层上形成在相等的水平面处。

公开(公告)号：CN110061003B

公开(公告)日：2023-09-19

申请号：CN201811391596.7

申请日：2018-11-21

Applicant: 三星电子株式会社

Inventor： 李知承 ,  姜润升 ,  李成禧 ,  郑祥教 ,  李炫哲

IPC: H10B12/00

Abstract: 本公开提供了一种集成电路器件及其制造方法。该集成电路器件包括：限定有源区域的器件隔离沟槽；填充器件隔离沟槽的器件隔离膜；在第一方向上延伸跨过有源区域和器件隔离膜的栅极沟槽；覆盖栅极沟槽的内壁的栅极电介质膜；以及在栅极电介质膜之上填充栅极沟槽的一部分的导电线。有源区域包括位于导电线下面的鳍主体部分以及从鳍主体部分朝向导电线突出并在第一方向上具有比鳍主体部分的宽度小的宽度的较薄鳍部分。

公开(公告)号：CN115799166A

公开(公告)日：2023-03-14

申请号：CN202210531080.8

申请日：2022-05-16

Applicant: 三星电子株式会社

Inventor： 金钟天 ,  李炫哲 ,  金基正 ,  申东辉 ,  洪贤实

IPC: H01L21/768 ,  H01L21/033 ,  H01L23/532 ,  H10B12/00

Abstract: 一种制造半导体器件的方法及由此制造的器件，所述方法包括：在衬底上顺序地堆叠层间绝缘层、多孔电介质层、第一掩膜层和第二掩膜层；蚀刻所述第二掩膜层以形成初步掩膜图案；蚀刻所述初步掩膜图案以形成第二掩膜图案；使用所述第二掩膜图案作为蚀刻掩膜来蚀刻所述第一掩膜层以形成第一掩膜图案；使用所述第一掩膜图案作为蚀刻掩膜来蚀刻所述多孔电介质层以形成凹槽；以及分别在所述凹槽中形成互连图案，其中，所述多孔电介质层包括SiOCH，并且所述第一掩膜层包括无碳氧化硅(SiO2)。

公开(公告)号：CN110021525B

公开(公告)日：2023-11-07

申请号：CN201910023622.9

申请日：2019-01-10

Applicant: 三星电子株式会社

Inventor： 李炫哲 ,  姜润昇 ,  李成禧 ,  李知承 ,  郑祥敎

IPC: H01L21/308 ,  H01L21/3213

Abstract: 公开了一种制造半导体器件的方法。该方法包括在衬底上形成下层、在下层上形成牺牲层和蚀刻图案、在牺牲层和蚀刻图案上形成第一间隔层、蚀刻牺牲层和第一间隔层以形成牺牲图案和在牺牲图案的顶表面的至少一部分上的第一间隔物、在牺牲图案和第一间隔物上形成第二间隔层、蚀刻第二间隔层和第一间隔物以在第一牺牲图案的侧壁上形成第二间隔物、以及部分地蚀刻下层以形成图案。第二间隔物用作蚀刻掩模部分地蚀刻下层。

公开(公告)号：CN115701217A

公开(公告)日：2023-02-07

申请号：CN202210321397.9

申请日：2022-03-29

Applicant: 三星电子株式会社

Inventor： 李炫哲 ,  金基正 ,  林焕 ,  洪贤实

IPC: H10B12/00

Abstract: 一种半导体器件包括：衬底，具有限定沟槽的一个或多个的内表面，所述沟槽限定所述衬底的有源图案，所述沟槽包括具有不同宽度的第一沟槽和第二沟槽；器件隔离层，在所述衬底上，使得所述器件隔离层至少部分地填充所述沟槽；以及字线，与所述有源图案相交。所述器件隔离层包括：第一隔离图案，覆盖所述第二沟槽的一部分；第二隔离图案，在所述第一隔离图案上，并覆盖所述第二沟槽的剩余部分；以及填充图案，填充在字线下方的所述第一沟槽。所述第二隔离图案的顶表面位于比所述填充图案的顶表面高的水平处。

公开(公告)号：CN115692310A

公开(公告)日：2023-02-03

申请号：CN202210783160.2

申请日：2022-07-05

Applicant: 三星电子株式会社

Inventor： 李炫哲 ,  金基正 ,  金钟天 ,  申东辉 ,  洪贤实

IPC: H01L21/768 ,  H10B12/00

Abstract: 公开了一种用于形成布线的方法和用于制造半导体装置的方法。在形成布线的方法中，在衬底上形成包括低k电介质材料的层间绝缘层。在层间绝缘层上形成第一蚀刻掩模。使用第一蚀刻掩模执行第一蚀刻工艺以形成穿过层间绝缘层的第一开口。去除第一蚀刻掩模。在第一开口的底部和侧面上形成保护图案。在保护图案和层间绝缘层上形成第二蚀刻掩模。使用第二蚀刻掩模执行第二蚀刻工艺以形成穿过层间绝缘层的第二开口。去除第二蚀刻掩模。去除保护图案。在第一开口和第二开口中的每一个中形成布线。