公开(公告)号：CN110021525A

公开(公告)日：2019-07-16

申请号：CN201910023622.9

申请日：2019-01-10

Applicant: 三星电子株式会社

Inventor： 李炫哲 ,  姜润昇 ,  李成禧 ,  李知承 ,  郑祥敎

IPC: H01L21/308 ,  H01L21/3213

Abstract: 公开了一种制造半导体器件的方法。该方法包括在衬底上形成下层、在下层上形成牺牲层和蚀刻图案、在牺牲层和蚀刻图案上形成第一间隔层、蚀刻牺牲层和第一间隔层以形成牺牲图案和在牺牲图案的顶表面的至少一部分上的第一间隔物、在牺牲图案和第一间隔物上形成第二间隔层、蚀刻第二间隔层和第一间隔物以在第一牺牲图案的侧壁上形成第二间隔物、以及部分地蚀刻下层以形成图案。第二间隔物用作蚀刻掩模部分地蚀刻下层。

公开(公告)号：CN110021525B

公开(公告)日：2023-11-07

申请号：CN201910023622.9

申请日：2019-01-10

Applicant: 三星电子株式会社

Inventor： 李炫哲 ,  姜润昇 ,  李成禧 ,  李知承 ,  郑祥敎

IPC: H01L21/308 ,  H01L21/3213

Abstract: 公开了一种制造半导体器件的方法。该方法包括在衬底上形成下层、在下层上形成牺牲层和蚀刻图案、在牺牲层和蚀刻图案上形成第一间隔层、蚀刻牺牲层和第一间隔层以形成牺牲图案和在牺牲图案的顶表面的至少一部分上的第一间隔物、在牺牲图案和第一间隔物上形成第二间隔层、蚀刻第二间隔层和第一间隔物以在第一牺牲图案的侧壁上形成第二间隔物、以及部分地蚀刻下层以形成图案。第二间隔物用作蚀刻掩模部分地蚀刻下层。

公开(公告)号：CN113497185A

公开(公告)日：2021-10-12

申请号：CN202110056980.7

申请日：2021-01-15

Applicant: 三星电子株式会社

Inventor： 金相局 ,  姜润昇 ,  权五益 ,  金娟智 ,  全秀珍

IPC: H01L45/00

Abstract: 一种三维(3D)半导体存储器件，包括：第一单元堆叠，沿第一方向和第二方向布置；第二单元堆叠，设置在所述第一单元堆叠上并且沿所述第一方向和所述第二方向布置；第一导电线，沿所述第一方向延伸并且被设置在衬底与所述第一单元堆叠之间；公共导电线，沿所述第二方向延伸并且被设置在所述第一单元堆叠与所述第二单元堆叠之间；蚀刻停止图案，沿所述第二方向延伸并且被设置在所述第一单元堆叠的顶表面与所述公共导电线之间；第二导电线，沿所述第一方向延伸并且被设置在所述第二单元堆叠上；以及覆盖图案，覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁，其中，每条所述公共导电线的第二厚度大于每条所述第一导电线的第一厚度。

公开(公告)号：CN113130740A

公开(公告)日：2021-07-16

申请号：CN202010993806.0

申请日：2020-09-21

Applicant: 三星电子株式会社

Inventor： 金相局 ,  姜润昇 ,  权五益 ,  吴廷翼 ,  全秀珍

IPC: H01L45/00 ,  H01L43/08 ,  H01L27/24 ,  H01L27/22

Abstract: 提供了一种存储器器件，所述存储器器件包括：多条第一导电线，布置在基底上并且在平行于基底的顶表面的第一方向上彼此间隔开；多个盖衬，位于多条第一导电线中的每条的侧壁上，多个盖衬具有在与多条第一导电线的顶表面的竖直水平相等的竖直水平处的顶表面以及在比多条第一导电线的底表面高的竖直水平处的底表面；以及绝缘层，位于基底上，绝缘层填充多条第一导电线之间的空间并且覆盖多个盖衬的侧壁。