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公开(公告)号：CN118841404A
公开(公告)日：2024-10-25
申请号：CN202311458419.7
申请日：2023-11-02
Applicant: 三星电子株式会社
IPC: H01L23/64 , H01L23/528 , H01L23/522 , H01L21/768 , H10N97/00
Abstract: 一种半导体器件可以包括：半导体衬底；沟道图案，在半导体衬底的第一表面上；源/漏图案，在半导体衬底的第一表面上并且在沟道图案的两侧上；接触电极，电连接到源/漏图案；下布线结构，在半导体衬底的第二表面上；以及通孔，贯穿半导体衬底，并且将接触电极和下布线结构彼此连接。下布线结构可以包括连接到第一电压的第一金属线、连接到第二电压的第二金属线、以及与第一金属线和第二金属线之一电连接的辅助电极。辅助电极可以与第一金属线和第二金属线中的另一金属线重叠并与其绝缘。
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公开(公告)号：CN114497040A
公开(公告)日：2022-05-13
申请号：CN202110971178.0
申请日：2021-08-23
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件包括：第一有源图案和第二有源图案，分别在衬底的第一有源区和第二有源区上；栅电极，在第一沟道图案和第二沟道图案上；有源接触，与第一源极/漏极图案和第二源极/漏极图案中的至少一个电连接；栅极接触，与栅电极电连接；第一金属层，在有源接触和栅极接触上，并包括第一电力线和第二电力线；以及第一栅极切割图案和第二栅极切割图案，在第一电力线和第二电力线下方。第一有源图案可以包括在一对第一源极/漏极图案之间的第一沟道图案。第二有源图案可以包括在一对第二源极/漏极图案之间的第二沟道图案。第一栅极切割图案和第二栅极切割图案可以分别覆盖第一沟道图案和第二沟道图案的最外侧表面。
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公开(公告)号：CN110838447A
公开(公告)日：2020-02-25
申请号：CN201910757368.5
申请日：2019-08-16
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L29/78 , H01L29/423
Abstract: 提供了具有各种线宽的半导体器件以及制造该半导体器件的方法。该半导体器件包括：衬底，包括第一区域和第二区域；多条第一栅极线，在第一区域中在第一方向上延伸，并且每条第一栅极线在第二方向上具有第二宽度；多条第二栅极线，在第二区域中在第一方向上延伸，并且每条第二栅极线在第二方向上具有与第一宽度不同的第二宽度，该多条第二栅极线在第二方向上具有与多条第一栅极线在第二方向上的节距相同的节距；间隔物层，覆盖所述多条第一栅极线中的每条和所述多条第二栅极线中的每条的相反侧壁；以及第一基层，布置在第一区域中的衬底和间隔物层之间。
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公开(公告)号：CN115206976A
公开(公告)日：2022-10-18
申请号：CN202111527279.5
申请日：2021-12-14
Applicant: 三星电子株式会社
IPC: H01L27/11 , H01L23/48 , H01L23/522 , H01L23/528
Abstract: 提供了一种半导体装置。所述半导体装置包括：第一有源图案，位于基底上；位于第一有源图案上的一对第一源极/漏极图案以及位于所述一对第一源极/漏极图案之间的第一沟道图案，其中，第一沟道图案包括彼此堆叠并间隔开的多个半导体图案；第一栅电极，位于第一沟道图案上；第一栅极切割图案，与第一沟道图案相邻并且穿透第一栅电极；以及第一残留图案，位于第一栅极切割图案与第一沟道图案之间。第一残留图案覆盖第一沟道图案的所述多个半导体图案中的至少一个半导体图案的最外面的侧壁。第一栅电极包括在第一栅电极的上部分上的与第一残留图案竖直叠置的第一延伸部。
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公开(公告)号：CN119947170A
公开(公告)日：2025-05-06
申请号：CN202410510820.9
申请日：2024-04-25
Applicant: 三星电子株式会社
Abstract: 半导体器件可以包括：第一、第二和第三源/漏图案，第一和第三源/漏图案之间的半导体图案，与半导体图案接触的栅极介电层，与栅极介电层接触的栅电极，位于第一和第二源/漏图案之间的阻挡半导体图案，与阻挡半导体图案接触的阻挡介电层，以及与阻挡介电层接触的阻挡电极。阻挡介电层可以包括与第一源/漏图案和第二源/漏图案接触的第一层，与阻挡电极接触的第二层以及位于第一层和第二层之间的第三层。第三层的介电材料可以不同于第一层和第二层的介电材料。
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Patent Agency Ranking
公开(公告)号：CN119521789A
公开(公告)日：2025-02-25
申请号：CN202411039919.1
申请日：2024-07-31
Applicant: 三星电子株式会社
Abstract: 一种集成电路器件，包括：衬底，包括第一表面和与第一表面相对的第二表面；以及二极管结构，包括：上半导体层，设置在衬底的第一表面上，并且包括第一导电类型的第一掺杂剂；下半导体层，设置在衬底的第二表面上，并且包括与第一导电类型不同的第二导电类型的第二掺杂剂；第一阱区，设置在衬底的位于上半导体层与下半导体层之间的部分中，其中，第一阱区与上半导体层或下半导体层接触。
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公开(公告)号：CN118969794A
公开(公告)日：2024-11-15
申请号：CN202410173494.7
申请日：2024-02-07
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/092 , H01L29/06 , H01L29/423
Abstract: 提供了一种集成电路装置。所述集成电路装置包括：基底，包括彼此相对的第一表面和第二表面；鳍型有源区域，在第一方向上从基底的第一表面延伸；沟道结构，在鳍型有源区域的上表面上，并且包括沟道区域；源极/漏极区域，在鳍型有源区域的上表面上；栅极线，在基底上沿着垂直于第一方向的第二方向延伸，设置在基底上，并且围绕沟道结构；以及隔离结构，竖直穿过基底和鳍型有源区域，并且位于源极/漏极区域的一侧，其中，沟道结构、源极/漏极区域和隔离结构在第一方向上顺序地布置。
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公开(公告)号：CN110838447B
公开(公告)日：2024-03-01
申请号：CN201910757368.5
申请日：2019-08-16
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L29/78 , H01L29/423
Abstract: 提供了具有各种线宽的半导体器件以及制造该半导体器件的方法。该半导体器件包括：衬底，包括第一区域和第二区域；多条第一栅极线，在第一区域中在第一方向上延伸，并且每条第一栅极线在第二方向上具有第二宽度；多条第二栅极线，在第二区域中在第一方向上延伸，并且每条第二栅极线在第二方向上具有与第一宽度不同的第二宽度，该多条第二栅极线在第二方向上具有与多条第一栅极线在第二方向上的节距相同的节距；间隔物层，覆盖所述多条第一栅极线中的每条和所述多条第二栅极线中的每条的相反侧壁；以及第一基层，布置在第一区域中的衬底和间隔物层之间。
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公开(公告)号：CN114649329A
公开(公告)日：2022-06-21
申请号：CN202111075535.1
申请日：2021-09-14
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/48
Abstract: 提供了一种半导体装置。该半导体装置包括：基底，包括外围区域；第一有源图案，在外围区域上；第一源极/漏极图案，在第一有源图案上；第一沟道图案，形成在第一有源图案上并且连接到第一源极/漏极图案，其中，第一沟道图案包括彼此堆叠并且间隔开的半导体图案；第一栅电极，在第一方向上延伸并与第一沟道图案交叉；栅极绝缘层，置于第一栅电极与第一沟道图案之间；第一栅极接触件，设置在第一栅电极上并且在第一方向上延伸；以及第一介电层，置于第一栅电极与第一栅极接触件之间。第一介电层置于第一栅极接触件与第一栅电极之间并且在第一方向上延伸。
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公开(公告)号：CN100557797C
公开(公告)日：2009-11-04
申请号：CN200510128845.X
申请日：2005-12-07
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
CPC classification number: G01R31/2884
Abstract: 本发明公开了一种半导体失效分析的分析结构和方法。所述结构包括：多个分析场，设置于半导体器件的预定的区域上；半导体晶体管，设置于每个所述分析场中，所述半导体晶体管设置为阵列；字线，设置于所述多个分析场的每个上，在第一方向将所述半导体晶体管彼此连接；和位线结构，在所述多个分析场的每个上，在第二方向将所述半导体晶体管彼此连接，其中，所述位线结构在所述多个分析场的每个中配置为不同的图案。
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