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公开(公告)号：CN116525661A
公开(公告)日：2023-08-01
申请号：CN202211490783.7
申请日：2022-11-25
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L29/10 , H10B12/00 , H10B61/00 , H10B63/00
Abstract: 本发明公开了一种半导体器件，该半导体器件包括基板，该基板在其中具有彼此间隔开的第一有源图案和第二有源图案。第一有源图案具有相对于第二有源图案的顶表面升高的顶表面。沟道半导体层提供在第一有源图案的顶表面上。在沟道半导体层上提供包括第一绝缘图案的第一栅极图案。在第二有源图案的顶表面上提供第二栅极图案，该第二栅极图案包括具有比第一绝缘图案的厚度大的厚度的第二绝缘图案。
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公开(公告)号：CN114628327A
公开(公告)日：2022-06-14
申请号：CN202111466399.9
申请日：2021-12-03
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H01L21/768
Abstract: 一种半导体装置包括栅极堆叠体，该栅极堆叠体包括栅极绝缘层和在栅极绝缘层上的栅电极。栅极绝缘层包括第一介电层和在第一介电层上的第二介电层，第二介电层的介电常数大于第一介电层的介电常数。该半导体装置还包括在栅极堆叠体的侧表面上的第一间隔件，以及在第一间隔件上的第二间隔件，其中第二间隔件包括从低于第一间隔件的下表面的水平朝向第一介电层延伸的突出部分，并且第二间隔件的介电常数大于第一介电层的介电常数并且小于第一间隔件的介电常数。
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公开(公告)号：CN118507486A
公开(公告)日：2024-08-16
申请号：CN202410173624.7
申请日：2024-02-07
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/48 , H01L29/45 , H01L21/8234 , H10B12/00
Abstract: 集成电路器件包括在衬底上的栅极堆叠、在栅极堆叠的第一侧壁和第二侧壁上的间隔物、在栅极堆叠的第一侧和第二侧在衬底的上部部分中的源极/漏极区、在源极/漏极区上的覆盖半导体层、在覆盖半导体层上并围绕栅极堆叠的侧壁的层间绝缘膜、以及在穿透层间绝缘膜和覆盖半导体层的接触孔中的接触，接触具有接触覆盖半导体层和源极/漏极区的底部部分。
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公开(公告)号：CN116525662A
公开(公告)日：2023-08-01
申请号：CN202310085158.2
申请日：2023-01-19
Applicant: 三星电子株式会社
IPC: H01L29/423 , H10B12/00
Abstract: 一种半导体器件包括有源区、设置在有源区上的栅极电介质层、设置在栅极电介质层上的栅电极、与栅电极的侧表面的一部分接触的保护层、以及覆盖栅电极的侧表面和保护层的间隔物结构。栅电极包括设置在栅极电介质层上的下导电图案、设置在下导电图案上的中间导电图案和设置在中间导电图案上的上导电图案。保护层包括与中间导电图案的侧表面的至少一部分接触的第一保护部分和与上导电图案的侧表面接触的第二保护部分，第二保护部分包括与第一保护部分的材料不同的材料。
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公开(公告)号：CN114582870A
公开(公告)日：2022-06-03
申请号：CN202111374021.6
申请日：2021-11-19
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 一种半导体存储器件包括：衬底，包括单元区、核心区和在单元区与核心区之间的边界区；在边界区中的边界元件隔离层，边界元件隔离层在边界元件隔离凹陷中并包括沿着边界元件隔离凹陷的轮廓延伸的第一和第二边界衬层；以及第一栅极结构，在边界元件隔离层的至少一部分和核心区上，其中第一栅极结构包括第一高介电层和第一栅极绝缘图案，以衬底的顶表面为基准参考水平面，第一栅极绝缘图案在第一高介电层之下，第一栅极绝缘图案不与第一边界衬层的顶表面重叠，以及其中第一栅极绝缘图案包括在第二边界衬层的顶表面与第一高介电层的底表面之间的第一_1栅极绝缘图案和在核心区的衬底的顶表面与第一高介电层的底表面之间的第一_2栅极绝缘图案。
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Patent Agency Ranking
公开(公告)号：CN116234310A
公开(公告)日：2023-06-06
申请号：CN202211444368.8
申请日：2022-11-18
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置。所述半导体装置包括：基底；栅极介电层，在基底上，栅极介电层在其侧表面处包括凹槽；栅电极结构，在栅极介电层上；栅极覆盖层，在栅电极结构上；以及间隔件结构，在基底上并覆盖栅极介电层的侧表面、栅电极结构的侧表面和栅极覆盖层的侧表面，间隔件结构包括第一间隔件、在第一间隔件上并覆盖凹槽的第二间隔件和在第二间隔件上的第三间隔件，第二间隔件和第三间隔件包括氮化硅。
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公开(公告)号：CN115881714A
公开(公告)日：2023-03-31
申请号：CN202211174269.2
申请日：2022-09-26
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体器件，包括：设置在基板上的外围字线；下电介质图案，覆盖外围字线并且包括覆盖外围字线的侧表面的第一部分和覆盖外围字线的顶表面的第二部分；接触插塞，在外围字线的一侧并穿透第一部分和第二部分；以及填充图案，与下电介质图案的第二部分接触并穿透第二部分的至少一部分。接触插塞包括设置在下电介质图案的顶表面上的接触焊盘以及穿透第一部分和第二部分的贯穿插塞。填充图案围绕接触焊盘的侧表面。第一部分和第二部分包括相同的材料。
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公开(公告)号：CN114628390A
公开(公告)日：2022-06-14
申请号：CN202111186310.3
申请日：2021-10-12
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置可以具有：基底，包括存储器单元区域中的有源区和外围区域中的逻辑有源区；元件隔离结构，位于有源区与逻辑有源区之间；绝缘层图案，覆盖有源区；以及支撑绝缘层。绝缘层图案可以包括沿着元件隔离结构延伸的延伸部分，可以与元件隔离结构间隔开，并且可以悬于元件隔离结构之上。支撑绝缘层可以填充限定在延伸部分与元件隔离结构之间的凹陷空间。
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公开(公告)号：CN115799257A
公开(公告)日：2023-03-14
申请号：CN202210920453.0
申请日：2022-08-02
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238 , H10B12/00
Abstract: 发明构思涉及一种半导体存储器装置。所述半导体存储器装置包括：基底，包括NMOS区域和PMOS区域；第一栅极图案，设置在基底的NMOS区域上；以及第二栅极图案，设置在基底的PMOS区域上。第一栅极图案包括顺序地堆叠在基底上的第一高k层、扩散减轻图案、N型逸出功图案和第一栅电极，第二栅极图案包括顺序地堆叠在基底上的第二高k层和第二栅电极，扩散减轻图案与第一高k层接触，第一栅电极的堆叠结构与第二栅电极的堆叠结构相同，并且第二栅极图案不包括N型逸出功图案。
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