公开(公告)号：CN116525661A

公开(公告)日：2023-08-01

申请号：CN202211490783.7

申请日：2022-11-25

Applicant: 三星电子株式会社

Inventor： 朱贞慜 ,  吉奎炫 ,  崔惠彬 ,  白头山 ,  崔雅朗 ,  韩正勋

IPC: H01L29/423 ,  H01L29/10 ,  H10B12/00 ,  H10B61/00 ,  H10B63/00

Abstract: 本发明公开了一种半导体器件，该半导体器件包括基板，该基板在其中具有彼此间隔开的第一有源图案和第二有源图案。第一有源图案具有相对于第二有源图案的顶表面升高的顶表面。沟道半导体层提供在第一有源图案的顶表面上。在沟道半导体层上提供包括第一绝缘图案的第一栅极图案。在第二有源图案的顶表面上提供第二栅极图案，该第二栅极图案包括具有比第一绝缘图案的厚度大的厚度的第二绝缘图案。

公开(公告)号：CN115799257A

公开(公告)日：2023-03-14

申请号：CN202210920453.0

申请日：2022-08-02

Applicant: 三星电子株式会社

Inventor： 崔雅朗 ,  尹灿植 ,  韩正勳 ,  吉奎炫 ,  金元洪 ,  白头山

IPC: H01L27/092 ,  H01L21/8238 ,  H10B12/00

Abstract: 发明构思涉及一种半导体存储器装置。所述半导体存储器装置包括：基底，包括NMOS区域和PMOS区域；第一栅极图案，设置在基底的NMOS区域上；以及第二栅极图案，设置在基底的PMOS区域上。第一栅极图案包括顺序地堆叠在基底上的第一高k层、扩散减轻图案、N型逸出功图案和第一栅电极，第二栅极图案包括顺序地堆叠在基底上的第二高k层和第二栅电极，扩散减轻图案与第一高k层接触，第一栅电极的堆叠结构与第二栅电极的堆叠结构相同，并且第二栅极图案不包括N型逸出功图案。

公开(公告)号：CN116367533A

公开(公告)日：2023-06-30

申请号：CN202211609459.2

申请日：2022-12-14

Applicant: 三星电子株式会社

Inventor： 崔雅朗 ,  尹燦植 ,  柳镐仁 ,  韩正勳

IPC: H10B12/00

Abstract: 提供了一种半导体装置。所述半导体装置包括：有源区，由器件隔离区限定在基底中；沟槽，在第一方向上延伸以与有源区交叉；掩埋栅极结构，分别掩埋在沟槽中，并且具有位于比有源区的上表面的水平低的水平上的上表面；缓冲结构，覆盖有源区、器件隔离区和掩埋栅极结构；位线结构，在有源区上在与第一方向交叉的第二方向上延伸，并且连接到有源区；存储节点接触件，位于位线结构之间，穿过缓冲结构，并且与有源区接触；以及电容器结构，与存储节点接触件的上表面接触。