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公开(公告)号：CN103035838A
公开(公告)日：2013-04-10
申请号：CN201210555309.8
申请日：2012-12-19
Applicant: 北京大学
Abstract: 本发明实施例公开了一种阻变存储器件及其制备方法。该阻变存储器件包括设置在衬底上的底电极、设置在所述底电极上的第一阻变层、设置在所述第一阻变层上的控制层及设置在所述控制层上的顶电极，所述控制层包括位于所述第一阻变层表面上的第一电极、第二电极及填充在所述第一电极和所述第二电极之间的第二阻变层，所述顶电极设置在所述第二阻变层上。本发明实施例所提供的阻变存储器件及其制备方法，可以实现阻变存储器件的多值存储，从而可以大幅度增加由阻变存储器件构成的存储器的存储密度。
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公开(公告)号：CN119993237A
公开(公告)日：2025-05-13
申请号：CN202510449782.5
申请日：2025-04-10
Applicant: 北京大学
IPC: G11C13/00
Abstract: 本公开涉及一种存储模块、存储阵列、存储装置及存内计算编程方法。存储模块包括存储单元和存内计算单元。存储单元用于连接字线、位线和源极线，被配置为：在存储模式下，基于字线、位线和源极线执行数据编程、数据读取或数据删除。存内计算单元连接存储单元并用于连接定时字线、计算字线、计算源极线，被配置为：在存内计算模式的第一阶段，基于位线和定时字线获取存储单元的存储数据；以及，在存内计算模式的第二阶段，基于计算字线和计算源极线执行存内计算。本公开不仅能具有非易失性、高开关比、极低开启电流、在计算过程中消除直流路径以及补偿放电晶体管失配的优势，还能够有效提高存内计算的并行度、线性度和能效。
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公开(公告)号：CN119855156A
公开(公告)日：2025-04-18
申请号：CN202510332312.0
申请日：2025-03-20
Applicant: 北京大学
Abstract: 本公开涉及一种存储器件及其制作方法；存储器件包括：衬底；源线，设于衬底上与衬底连接；多条选通线，设于源线远离衬底的一侧，多条选通线沿垂直于衬底的第一方向间隔排列；沟道结构，沿第一方向穿过多条选通线，沟道结构的底部与源线连接；沿选通线指向沟道结构的中心方向，沟道结构包括依次设置的栅绝缘层、电荷捕获层、隧穿层、沟道层和芯柱，芯柱包括沿远离源线的方向依次设置的第一隔离层、导电层和第二隔离层；位线，设于沟道结构远离源线的一侧。能够减少读取操作对存储单元的充放电时间，并降低读取操作产生的动态功耗；有利于提高存储单元的读取速度，延长存储器件的使用寿命。
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公开(公告)号：CN119761439A
公开(公告)日：2025-04-04
申请号：CN202411772431.X
申请日：2024-12-04
Applicant: 北京大学
IPC: G06N3/065 , G11C7/10 , G11C7/16 , G11C11/16 , G11C11/22 , G11C13/00 , G06F7/544 , G06F15/78 , G06F17/16
Abstract: 本发明公开一种存内计算阵列及其操作方法，属于半导体和CMOS混合集成电路技术领域。本发明设计了一种基于亚阈值电流的2T1R存内计算阵列，该阵列中每个单元由一个忆阻器、一个选通管T1和一个读出管T2组成，写入和擦除操作与1T1R阵列架构类似，但通过工作在亚阈值区的晶体管T2读出，该读出管产生的读取电流较小，有利于存内计算并行度的增加，可实现100～1000量级的超高并行计算。同时读出管T2的读出电流与栅压呈指数相关，可以得到更大的开关电流比，放大了存内计算单元的读出窗口。相较于1T1R阵列架构，本发明能够实现更复杂的存内计算操作，能够灵活选择操作策略，从而实现更高效的乘累加运算。
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公开(公告)号：CN119582813A
公开(公告)日：2025-03-07
申请号：CN202411708314.7
申请日：2024-11-26
Applicant: 京东方科技集团股份有限公司 , 北京大学
IPC: H03K5/13
Abstract: 本申请公开了一种分频电路，包括输入模块、第一延迟模块、第二延迟模块以及第三延迟模块；第一延迟模块用于响应于输入模块的第一电平状态，基于输入模块的正输出端的电平值输出第一信号；第二延迟模块用于响应于输入模块的第二电平状态，基于输入模块的负输出端的电平值输出第二信号；第三延迟模块用于基于输入模块的正输出端的输出信号生成第一倍频信号，并基于第一倍频信号输出第三信号；其中，第一倍频信号的频率与输入模块的正输出端的输出信号的频率的比值为预设整数。可以通过各个延迟模块对输入模块的不同输出信号的不同处理方式，使得分频电路的各个输出信号的占空比不同，从而解决了分频电路在高速高精度时钟应用中存在的失配问题。
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Patent Agency Ranking
公开(公告)号：CN117560929B
公开(公告)日：2025-02-25
申请号：CN202311274433.1
申请日：2023-09-28
Applicant: 北京大学
Abstract: 本发明提供一种非易失铁电半导体存储器非易失铁电半导体存储器及制备方法，其中的存储器包括衬底、依次设置在衬底上方的控制栅和存储栅；其中，在衬底上设置有源极和漏极，位于源极和漏极之间的衬底区域形成隔离源极和漏极的沟道；在沟道和存储栅之间设置有铁电层，存储栅用于向铁电层的上表面施加电压，以改变铁电层的极化状态；控制栅用于控制沟道导通或关闭；通过控制存储栅、源极、控制栅以及漏极的电压，实现数据的写入、读取以及擦除。利用上述发明能够提高存储密度，降低功耗，增强可靠性。
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公开(公告)号：CN119363115A
公开(公告)日：2025-01-24
申请号：CN202411499994.6
申请日：2024-10-25
Applicant: 北京大学
Abstract: 本发明公开了一种基于锁相环的模数转换实现方法，属于CMOS集成电路技术领域。本发明利用在电路中增加的锁相环，通过合理调节输入输出关系，以及在压控振荡器和锁相环电路之间对信号进行校正，可以在较大输入范围内保证整体电路的线性度，具有更高的稳定性；同时借助锁相环中的分频器缓解后续计数器的压力，得到更数字化的电路。且采用本发明可以通过查看锁相环中压控振荡器的输入信号电压变化来准确判断输出信号频率达到稳定的时间。
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公开(公告)号：CN119212545A
公开(公告)日：2024-12-27
申请号：CN202411239090.X
申请日：2024-09-05
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开一种无源器件的制备方法，属于集成电路技术领域。本发明在硅衬底上生长隔离层；通过干法刻蚀形成底电极，其功函数>4.7eV；在底电极上沉积功能层NbOx薄膜，通过调控NbOx薄膜中的氧含量，NbOx薄膜的功函数在3.3eV～4.0eV之间；在功能层上形成顶电极，其功函数>4.7eV；实现功能层NbOx薄膜分别与底电极和顶电极接触电势差保持在1eV～1.8eV。本发明NbOx薄膜的能带与顶电极和底电极的能带匹配，实现forming‑free操作。本发明解决了选通器件初始化带来的可靠性问题，克服了现有技术中大操作电压增加外围电路设计复杂问题。
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公开(公告)号：CN118890904A
公开(公告)日：2024-11-01
申请号：CN202411012267.2
申请日：2024-07-26
Applicant: 北京大学
IPC: H10B63/00 , H01L21/768
Abstract: 本发明公开一种阻变存储阵列的空气间隙结构的制备方法，属于半导体和CMOS混合集成电路技术领域。本发明在后端阻变存储阵列的制备过程中，利用具有高深宽比的凹槽结构设计，在相邻阻变存储单元之间形成周期性的空气间隙结构。利用本发明可以有效地缓解了由电容耦合引起的信号延迟问题，对于提高新型存储器技术在大规模集成和生产方面的性能具有重要意义。
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公开(公告)号：CN118136061A
公开(公告)日：2024-06-04
申请号：CN202410265948.3
申请日：2024-03-08
Applicant: 北京大学
Abstract: 本发明一种高密度存储阵列，属于存储器和CMOS混合集成电路技术领域。该阵列由K个高密度存储单元平行排列构成，每个存储单元包括选N个通晶体管、N*M个二端存储器件、一条源线、一条字线和N*M条位线，N个选通晶体管通过将前一个选通晶体管的漏端连接后一个选通晶体管的源端形成漏源串联结构、栅端均连接到字线，漏源串联结构中的首个选通晶体管的源端与源线相连，M个并联的二端存储器件为一组，共N组对应N个选通晶体管，每组中，M个二端存储器件的一端相互连接、且连接到对应选通晶体管的漏端，另一端分别连至M条位线；所述阵列存储单元间共用N*M条位线。本发明缩小了存储单元的面积，提高了存储阵列集成密度，应用前景广阔。
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