公开(公告)号：CN103367356A

公开(公告)日：2013-10-23

申请号：CN201210315883.6

申请日：2012-08-30

Applicant: 株式会社东芝

Inventor： 吉冈启 ,  齐藤泰伸 ,  斋藤涉

IPC: H01L27/02 ,  H01L27/06 ,  H01L29/778 ,  H01L29/872

CPC classification number: H01L29/475 ,  H01L21/8252 ,  H01L27/0605 ,  H01L27/0676 ,  H01L27/0688 ,  H01L27/0727 ,  H01L29/2003 ,  H01L29/4175 ,  H01L29/66462 ,  H01L29/7787 ,  H01L29/78 ,  H01L29/872

Abstract: 根据一个实施方式，提供一种半导体元件，该半导体元件具有半导体基板、氮化物的第一至第四半导体层、第一至第三电极以及栅电极。上述第一半导体层直接或隔着缓冲层设置在上述半导体基板上。上述第二半导体层从上述第一半导体层离开地设置。上述第三半导体层设置在上述第二半导体层上，具有比上述第二半导体层大的带隙。上述第四半导体层将上述第一半导体层及上述第二半导体层进行绝缘。上述第一电极与上述第一至上述第三半导体层形成欧姆接合。上述第二电极设置在上述第三半导体层上。上述栅电极设置在上述第一电极和上述第二电极之间。上述第三电极与上述第一半导体层形成肖特基结。

公开(公告)号：CN103325827A

公开(公告)日：2013-09-25

申请号：CN201210313334.5

申请日：2012-08-29

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  仲敏行 ,  谷内俊治 ,  山下浩明

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06

CPC classification number: H01L29/7827 ,  H01L21/02697 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/7802 ,  H01L29/7813

Abstract: 提供能够减少导通电阻且保持高耐压的半导体装置。半导体装置具备：半导体基板；和多个栅电极，包括在与半导体基板平行的面内沿第一方向延伸的部分。半导体基板具有：第一导电型的第一半导体层；第二半导体层，设置在第一半导体层上，包括在与半导体基板平行的面内沿着相对于第一方向和与第一方向正交的第二方向交叉的第三方向延伸、并且相互邻接地交替配置的多个第一导电型的第一柱及第二导电型的第二柱；第二导电型的第三半导体层，设置在第二半导体层上的包含栅电极的正下方区域间的区域，从上方观察时其边缘位于栅电极正下方区域；和第一导电型的第四半导体层，设置在第三半导体层的正上方区域内，从上方观察时其边缘位于栅电极正下方区域。

公开(公告)号：CN103022127A

公开(公告)日：2013-04-03

申请号：CN201210068356.X

申请日：2012-03-15

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  角保人 ,  木村淑 ,  铃木纯二 ,  入船裕行 ,  斋藤涉

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/0623 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7811

Abstract: 本发明的实施方式的功率用半导体装置具备第1导电类型的第1半导体层、高电阻的外延层、第2导电类型的第2半导体层、第1导电类型的第3半导体层、栅电极、第1电极、以及第2电极。高电阻的外延层具有第1柱区域和第2柱区域。第1柱区域具有交替排列的多个第1导电类型的第1柱和多个第2导电类型的第2柱。第2柱区域在第1柱区域侧的一端中具有第3柱，在另一端中具有第4柱。第3柱的实质的杂质量比第1柱的实质的杂质量以及第2柱的实质的杂质量还少，比第4柱的实质的杂质量还多。

公开(公告)号：CN103022118A

公开(公告)日：2013-04-03

申请号：CN201210320351.1

申请日：2012-08-31

Applicant: 株式会社东芝

Inventor： 吉冈启 ,  齐藤泰伸 ,  藤本英俊 ,  大野哲也 ,  斋藤涉

IPC: H01L29/778 ,  H01L29/40

CPC classification number: H01L29/2003 ,  H01L29/0619 ,  H01L29/1066 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/7787

Abstract: 本发明的实施方式的氮化物半导体装置，具备基板（1）、第一氮化物半导体层（3）、第二氮化物半导体层（4）以及在第二氮化物半导体层上（4）设置的源电极（5）、漏电极（6）、第一栅电极（9）、肖特基电极（10）和第二栅电极（12）。在第二氮化物半导体层（4）与第一氮化物半导体层（3）之间的界面处，形成二维电子气。第一栅电极（9）是常截止型FET（20）的栅电极，设置在源电极（5）与漏电极（6）之间。肖特基电极（10）设置在第一栅电极（9）与漏电极（6）之间。第二栅电极（12）是常导通型FET（21）的栅电极，设置在肖特基电极（10）与漏电极（6）之间。

公开(公告)号：CN101794816B

公开(公告)日：2012-10-10

申请号：CN201010004023.1

申请日：2010-01-14

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  斋藤涉 ,  羽田野菜名 ,  大田浩史 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/38

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7397

Abstract: 本发明提供一种半导体器件，具备：第一导电型的半导体衬底；形成在半导体衬底上的第一导电型的第一半导体区；以及在第一半导体区内，相对于半导体衬底在衬底面方向上分别离开地形成的第二导电型的第二半导体区。关于第二半导体区的活性化的杂质浓度的相对于半导体衬底在衬底面方向上的积分值即电荷量、与关于第一半导体区的活性化的杂质浓度的相对于半导体衬底在衬底面方向上的积分值即电荷量之差，总是为正数，且从第二半导体区的两端的接合面中的半导体衬底侧的第一接合面的深度朝向第二半导体区的两端的接合面中的与第一接合面相反一侧的第二接合面的深度增加。

公开(公告)号：CN102403315A

公开(公告)日：2012-04-04

申请号：CN201110066839.1

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L27/04

CPC classification number: H01L29/7839 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0878 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7806 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明提供一种降低场效应型晶体管部的通态电阻并且抑制了肖特基势垒二极管部的漏泄电流的半导体装置。具备：第一导电型的第一半导体层；第二导电型的第二半导体层，设置在第一半导体层的上方；第一导电型的第三半导体层，设置在第二半导体层的上方；填充电极，隔着第一绝缘膜设置在第一沟槽内；控制电极，在第一沟槽内隔着第二绝缘膜设置在填充电极的上方；第二导电型的第四半导体层，连接于第二沟槽的下端，选择性地设置在第一半导体层内；第一主电极，与第一半导体层电连接；以及第二主电极，设置在第二沟槽内，与第二半导体层、第三半导体层、第四半导体层连接。填充电极与第二主电极或控制电极电连接，在第二沟槽的侧壁形成有由第二主电极和第一半导体层构成的肖特基结。

公开(公告)号：CN102339861A

公开(公告)日：2012-02-01

申请号：CN201110113071.9

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42372 ,  H01L29/66734

Abstract: 本发明的实施方式的半导体装置具备：第一导电型的第一半导体层；第一导电型的第二半导体层和第二导电型的第三半导体层，在大致平行于上述第一半导体层主面的方向上交替地设置在上述第一半导体层之上；第二导电型的第四半导体层，设置在上述第二半导体层和上述第三半导体层之上；第一导电型的第五半导体层，选择性地设置在上述第四半导体层的表面上；控制电极，隔着绝缘膜设置在从上述第五半导体层表面贯通上述第四半导体层地与上述第二半导体层相连的槽内；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；和第一导电型的第六半导体层，设置在上述第四半导体层与第二半导体层之间。上述第六半导体层的杂质浓度高于上述第二半导体层的杂质浓度。

公开(公告)号：CN102194858A

公开(公告)日：2011-09-21

申请号：CN201110050910.7

申请日：2011-03-03

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  谷内俊治 ,  渡边美穗

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L27/07 ,  H01L29/72

Abstract: 本实施方式的半导体装置包括：第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的一主面上；第一主电极，形成在所述第一半导体区域的成为所述一主面相反侧的另一主面侧；第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的主面；第二主电极，以与所述第三半导体区域接合的方式形成；及第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域。所述埋入半导体区域从所述元件区域越向外侧而离所述第二半导体区域的形成着所述第三半导体区域的主面越远。

公开(公告)号：CN101866921A

公开(公告)日：2010-10-20

申请号：CN200911000119.4

申请日：2009-11-20

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L27/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/7395 ,  H01L29/7811 ,  Y10S257/901

Abstract: 在元件部和终端部具有超结结构的纵型的功率半导体装置中，在超结结构的外周部表面上形成n型杂质层。由此，能够降低超结结构区的外周部表面的电场。因此，能够提供高耐压且高可靠性的纵型功率半导体装置。

公开(公告)号：CN100388509C

公开(公告)日：2008-05-14

申请号：CN03805205.9

申请日：2003-01-29

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  大桥弘通

IPC: H01L29/808 ,  H01L29/78 ,  H01L29/861

CPC classification number: H01L29/402 ,  H01L29/1066 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/41725 ,  H01L29/7787 ,  H01L29/78

Abstract: 一种功率半导体器件包括：非掺杂的GaN沟道层(1)、形成在沟道层(1)上的n型Al0.2Ga0.8N阻挡层(2)、有选择地形成在阻挡层(2)上的p型Al0.1Ga0.9N半导体层(3)、位于半导体层(3)两侧之一上并形成在阻挡层(2)上的漏电极(4)、在至少半导体层(3)和漏电极(4)之间在与半导体层(3)相邻的阻挡层(2)上形成的绝缘膜(7)、和形成在绝缘膜(7)上的场板电极(8)。