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公开(公告)号：CN118672742A
公开(公告)日：2024-09-20
申请号：CN202310317498.3
申请日：2023-03-16
Applicant: 华为技术有限公司
Abstract: 本申请实施例提供了一种任务处理方法及芯片，涉及计算机技术领域，该任务处理方法，包括：将用于实现任务的指令序列中的全部指令分别放入与多个执行单元一一对应的多个指令队列中，根据多个指令队列中第一指令队列队头的限制指令对应的关系标识，确定第一指令队列在该关系标识所指示数据依赖关系中所依赖的第二指令队列的处理状态，并在该处理状态为完成处理的情况下，从第一指令队列中取出该关系标识对应的限制指令以执行该限制指令之后的指令；其中，处理状态根据该关系标识更新得到；完成多个指令队列的处理以得到任务的处理结果。本申请实施例可以降低不同任务间异步执行时编译器的负担，提高任务处理效率。
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公开(公告)号：CN112214727B
公开(公告)日：2024-07-05
申请号：CN202010992871.1
申请日：2017-07-07
Applicant: 华为技术有限公司
Abstract: 本发明公开了一种运算加速器，涉及数据计算技术领域，旨在降低处理两个N*N的矩阵乘法运算的时间。该运算加速器包括：第一存储器、第二存储器、运算电路和控制器，其中，运算电路与第一存储器和第二存储器可以通过总线进行数据通信，运算电路用于提取第一存储器和第二存储器中的矩阵数据并进行乘法运算，控制器用于依据预设的程序或者指令控制运算电路完成乘法运算。该运算加速器可以用于对两个矩阵进行相乘运算。
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公开(公告)号：CN117794247A
公开(公告)日：2024-03-29
申请号：CN202211153886.4
申请日：2022-09-21
Applicant: 华为技术有限公司
Abstract: 本申请实施例属于存储设备技术领域，具体涉及一种存储阵列及其制作方法、存储器、电子设备及读写方法。本申请实施例旨在解决存储阵列数据读取较慢的问题。本实施例提供的存储阵列、存储阵列制作方法及读写方法，器件层包括层叠设置的第一电极层、第一隔离层以及电极板，各第一电极层之间电连接。在数据读取时，可以向第一电极层和栅极柱供电，即可使栅极柱与各器件层形成的各存储晶体管均处于可读取数据的状态，此时通过电极板即可读取该电极板对应的存储晶体管内的数据，无需使栅极柱与各器件层形成的各存储晶体管均处于开启状态，提高了数据的读取速度。
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公开(公告)号：CN117794233A
公开(公告)日：2024-03-29
申请号：CN202211146193.2
申请日：2022-09-20
Applicant: 华为技术有限公司
IPC: H10B12/00 , G11C11/409 , G11C11/4099
Abstract: 本申请提供一种存储芯片、其操作方法及电子设备，存储芯片包括：多层反熔断单元层、多条第一连接线、多条第二连接线、开关控制层、多条第一控制线和多条第二控制线，反熔断单元层包括：多个存储电容。第一连接线连接对应的反熔断单元层中的各存储电容的第一极，第二连接线连接对应的存储电容串中的各存储电容的第二极。开关控制层包括：分别与多条第二连接线对应的多个开关器件，开关器件包括：控制端，第一端及第二端，控制端与第一控制线连接，第一端与第二控制线连接，第二端与对应的第二连接线连接。存储电容更容易堆叠成三维结构，使反熔断单元阵列的结构更加紧凑，从而减小反熔断单元阵列面积开销，增大存储芯片的存储密度。
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公开(公告)号：CN117651421A
公开(公告)日：2024-03-05
申请号：CN202211003741.6
申请日：2022-08-19
Applicant: 华为技术有限公司
Abstract: 本申请实施例公开了一种存储阵列及其制备方法、存储器、电子设备，涉及半导体技术领域。存储阵列包括：衬底和存储单元子阵列。存储单元子阵列包括：叠层结构、第一沟道层、第一栅介质层及第一栅极。叠层结构包括导电层和存储功能层，导电层包括导电块，相邻两个导电块之间设置有存储功能层，相邻两个导电块和存储功能层形成存储单元。第一沟道层与存储单元相对应，第一沟道层的至少部分位于叠层结构的侧壁上，与存储单元中相邻两个导电块及存储功能层相接触。相邻两个导电块和第一沟道层、第一栅介质层、第一栅极形成第一晶体管。存储阵列呈3D架构，第一晶体管为垂直沟道结构场效应晶体管，便于增大存储单元和第一晶体管的数量，提高存储密度。
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Patent Agency Ranking
公开(公告)号：CN117199073A
公开(公告)日：2023-12-08
申请号：CN202210579793.1
申请日：2022-05-25
Applicant: 华为技术有限公司
IPC: H01L27/092 , H10B12/00 , H01L29/10 , H01L21/8238
Abstract: 一种互补场效应晶体管、其制备方法、存储器及电子设备。其中，该互补场效应晶体管中包括第一FET和第二FET，第一FET和第二FET中一个FET为N型FET，另一个FET为P型FET。由于第一FET和第二FET的沟道层均沿垂直方向环绕或部分环绕栅极设置，因此相比平面型的FET，本申请中第一FET和第二FET的水平投影面积均比较小。并且，将第一FET和第二FET堆叠设置，可以使得第一FET和第二FET的水平投影间距缩小至0，从而实现一种水平投影面积较小的CFET。并且，由于该CFET中两个FET的沟道长度均由源极和漏极之间的距离决定，在制备时，可以通过控制膜层的厚度来实现，不需要依赖高精度的光刻技术，因此制备工艺简单，成本低。
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公开(公告)号：CN117083805A
公开(公告)日：2023-11-17
申请号：CN202280003640.0
申请日：2022-01-27
Applicant: 华为技术有限公司
IPC: H03K19/094
Abstract: 本申请实施例提供一种共轭逻辑门电路、集成电路、电子设备。涉及电路技术领域。主要用于提供一种可以实现共轭输入和共轭输出的共轭逻辑门电路。该共轭逻辑门电路包括反相器和缓冲器，以及，第一电压端和第二电压端；反相器和缓冲器并联于第一电压端和第二电压端之间；反相器的输入端口与缓冲器的输入端口电连接，以形成共轭逻辑门电路的第一输入端口；反相器的共轭输入端口与缓冲器的共轭输入端口电连接，以形成共轭逻辑门电路的第一共轭输入端口；反相器的输出端口和缓冲器的输出端口中的一个形成共轭逻辑门电路的输出端口，另一个形成共轭逻辑门电路的共轭输出端口。该共轭逻辑门电路可以实现级联。
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公开(公告)号：CN116974958A
公开(公告)日：2023-10-31
申请号：CN202210419542.7
申请日：2022-04-21
Applicant: 华为技术有限公司
Abstract: 本方案提供一种内存控制器、内存、内存控制方法及相关设备，内存控制器中的第一数据通道接口用于通过数据通道与内存进行数据通信。X位的数据通道中的M位宽为第一通道，X位的数据通道中的N位宽为第二通道。第一数据通道接口的工作模式包括第一模式和第二模式中的至少一种。第一模式为第一通道为接收通道且第二通道为发送通道。第二模式为第一通道为接收通道且第二通道为发送接收分时复用通道。第一处理电路接收访存命令并通过第一命令通道接口将访存命令发送至内存。再通过目标工作模式下的第一数据通道接口执行与访存命令对应的访存操作。本方案中，第一通道和第二通道两个通道支持并行传输读写数据，相比现有技术，可以有效降低内存的时延。
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公开(公告)号：CN110060195B
公开(公告)日：2021-05-04
申请号：CN201810054405.1
申请日：2018-01-19
Applicant: 华为技术有限公司
Abstract: 本申请公开了一种数据处理的方法及装置，该方法包括获取R组候选区域序列，每组候选区域序列包括多个候选区域，调用VRPAC指令计算各候选区域序列中各候选区域的面积，针对R组候选区域序列的第j组候选区域序列，调用VIOU指令、VAADD指令确定第j组候选区域序列的j个抑制矩阵，并根据j个抑制矩阵确定第j组候选区域序列的抑制矢量，最后根据各组候选区域序列的抑制矢量，确定出未被抑制的候选区域。由于通过调用VRPAC指令各候选区域的面积，调用VIOU指令、VAADD指令来得到抑制矩阵，与现有技术中通过GPU或者CPU来计算NMS相比，减少了调用指令，减少了指令执行的步骤，从而缩短了NMS的计算时间。
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公开(公告)号：CN111859273A
公开(公告)日：2020-10-30
申请号：CN202010493191.5
申请日：2017-12-29
Applicant: 华为技术有限公司
IPC: G06F17/16
Abstract: 本发明实施例公开了一种矩阵转乘法器，涉及数据计算技术领域，旨在对两个矩阵进行分块计算。该矩阵乘法器包括：第一存储器、第二存储器、运算电路和控制器，其中，运算电路与第一存储器和第二存储器可以通过总线进行数据通信，控制器用于依据预设的程序或者指令控制第一矩阵和第二矩阵进行分块，并控制运算电路根据控制器的分块结果对第一存储器和第二存储器中的对应分块进行乘法运算。该矩阵乘法器可以用于对两个矩阵进行相乘运算。
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