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公开(公告)号：CN102456675A
公开(公告)日：2012-05-16
申请号：CN201110328364.9
申请日：2011-10-25
Applicant: 三星电子株式会社
IPC: H01L25/00 , H01L27/115 , H01L23/528
CPC classification number: H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明涉及三维半导体器件。该器件可以包括包含栅图案和绝缘图案的层叠图案。层叠图案还可以包括第一部分和第二部分，并且层叠结构的第二部分可以具有比第一部分窄的宽度。该器件还可以包括穿过层叠结构的有源图案。该器件还可以包括与层叠结构相邻的公共源极区。该器件可以另外包括在公共源极区上的带接触插塞。
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公开(公告)号：CN111435663B
公开(公告)日：2024-10-18
申请号：CN202010029757.9
申请日：2020-01-10
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体器件包括：栅电极，在与衬底上表面垂直的第一方向上彼此间隔开，并且在与第一方向垂直的第二方向上延伸不同的长度。该器件还包括：第一沟道和第二沟道，穿透栅电极并在第一方向上延伸；水平部分，设置在栅电极的下部中，并且将第一沟道和第二沟道的下部彼此连接；以及源极线，设置在第二沟道的上部中并连接到第二沟道。栅电极包括存储器单元中包括的存储器单元电极、设置在存储器单元电极的下部中的第一接地选择电极、设置在存储器单元电极的上部中的第二接地选择电极、以及设置在存储器单元电极的上部中的串选择电极。
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公开(公告)号：CN117750766A
公开(公告)日：2024-03-22
申请号：CN202310480486.2
申请日：2023-04-28
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体器件和包括该半导体器件的电子系统。所述半导体器件包括：栅极堆叠结构，其包括交替地堆叠的绝缘图案和导电图案；第一分离结构，其穿透所述栅极堆叠结构；第二分离结构，其穿透所述栅极堆叠结构并且与所述第一分离结构相邻；第一存储沟道结构和第二存储沟道结构，其穿透所述栅极堆叠结构并且设置在所述第一分离结构与所述第二分离结构之间；第一位线，其与所述第一存储沟道结构和所述第二存储沟道结构交叠并且电连接到所述第一存储沟道结构；以及第二位线，其与所述第一存储沟道结构、所述第二存储沟道结构以及所述第一位线交叠并且电连接到所述第二存储沟道结构。
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公开(公告)号：CN109378315B
公开(公告)日：2024-02-02
申请号：CN201810596910.9
申请日：2018-06-11
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括单元阵列区域和外围电路区域。单元阵列区域包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便被连接到体导电层。外围电路区域包括体导电层上的剩余衬底。剩余衬底包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。
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公开(公告)号：CN108538844B
公开(公告)日：2023-11-28
申请号：CN201711214301.4
申请日：2017-11-28
Applicant: 三星电子株式会社
Abstract: 提供了一种三维(3D)半导体装置，所述3D半导体装置包括具有单元阵列区和外围电路区的基底。单元阵列结构位于单元阵列区中，并包括3D存储器单元阵列。外围逻辑结构位于外围电路区中并包括外围电路晶体管。单元绝缘层使单元阵列结构绝缘。外围绝缘层与外围逻辑结构和单元阵列区绝缘并且具有多孔层。
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Patent Agency Ranking
公开(公告)号：CN107403803B
公开(公告)日：2023-05-09
申请号：CN201710342304.X
申请日：2017-05-15
Applicant: 三星电子株式会社
Inventor： 黄盛珉
Abstract: 公开了三维半导体器件及其制造方法。三维半导体器件可以包括：下电极结构，具有竖直堆叠在衬底上的多个下电极；以及上电极结构，具有堆叠在下电极结构上的多个上电极。下电极和上电极中的每一个可以包括：电极部，与衬底的上表面平行；以及竖直焊盘部，相对于衬底的上表面倾斜。相邻的下电极的竖直焊盘部可以彼此间隔第一水平距离。相邻的下电极和上电极的竖直焊盘部可以彼此间隔第二水平距离，第二水平距离大于第一水平距离。
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公开(公告)号：CN108511447B
公开(公告)日：2022-11-08
申请号：CN201810163667.1
申请日：2018-02-27
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11563
Abstract: 一种垂直存储器件包括：在衬底的外围电路区域上的栅极结构，衬底包括单元区域和外围电路区域，栅极结构包括第一栅电极；在衬底的单元区域上在基本上垂直于衬底的上表面的垂直方向上分别顺序地设置在多个层处的第二栅电极、第三栅电极和第四栅电极；在衬底的单元区域上延伸穿过第二栅电极的第一外延层；在第一外延层上在垂直方向上延伸穿过第三栅电极和第四栅电极的沟道；以及在衬底的外围电路区域的邻近于栅极结构的部分上的第二外延层。
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公开(公告)号：CN114520232A
公开(公告)日：2022-05-20
申请号：CN202111357585.9
申请日：2021-11-16
Applicant: 三星电子株式会社
IPC: H01L27/11573 , H01L27/11582
Abstract: 提供了半导体器件和包括其的数据存储系统。所述半导体器件包括：半导体衬底，具有彼此相对的第一表面和第二表面；背侧绝缘层，位于半导体衬底的所述第二表面下方；外部输入/输出导电图案，位于背侧绝缘层下方；电路器件，包括栅电极和源极/漏极区，电路器件位于半导体衬底的第一表面上；内部输入/输出导电图案，位于半导体衬底的第一表面上，内部输入/输出导电图案具有与栅电极的至少一部分设置在同一水平高度上的至少一部分；贯通电极结构，穿透半导体衬底和背侧绝缘层，并电连接到内部输入/输出导电图案和外部输入/输出导电图案；以及存储单元阵列区域，在半导体衬底的第一表面上设置在比电路器件高的水平高度上。
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公开(公告)号：CN114373490A
公开(公告)日：2022-04-19
申请号：CN202111171793.X
申请日：2021-10-08
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储装置和包括其的电子系统。所述半导体存储装置包括：第一半导体芯片，包括上输入/输出焊盘；第二半导体芯片，包括下输入/输出焊盘；以及衬底附接膜，附接第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片均包括：第一衬底，包括面对衬底附接膜的第一面以及第二面；模制结构，包括栅电极；沟道结构，穿透模制结构并与栅电极相交；第二衬底，包括面对第一面的第三面以及第四面；第一电路元件，位于第二衬底的第三面上；以及接触通路，穿透第一衬底并连接到第一电路元件。上输入/输出焊盘和下输入/输出焊盘分别位于第一半导体芯片和第二半导体芯片的第二面上，并接触第一半导体芯片和第二半导体芯片的接触通路。
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公开(公告)号：CN113972214A
公开(公告)日：2022-01-25
申请号：CN202110828263.1
申请日：2021-07-21
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157 , H01L27/11565 , H01L27/11556 , H01L27/11524 , H01L27/11519
Abstract: 一种半导体存储器件，包括：第一堆叠结构、第一支撑层、第二堆叠结构、块切割结构、以及在所述第二堆叠结构上并且由第二切割图案分开的第二支撑层。所述第一堆叠结构包括第一堆叠和第二堆叠，所述第二堆叠结构包括由所述块切割结构分开的第三堆叠和第四堆叠，所述第一支撑层在所述第一堆叠和所述第二堆叠上，所述第二支撑层在所述第三堆叠和所述第四堆叠上，第一切割图案包括所述块切割结构上并且连接所述第一支撑层和所述第二堆叠的第一连接，并且所述第二支撑层的所述第二切割图案包括所述块切割结构上并且连接设置在所述第三堆叠和所述第四堆叠上的所述第二支撑层的第二连接。
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