公开(公告)号：CN102929800B

公开(公告)日：2015-07-08

申请号：CN201210396169.4

申请日：2012-10-17

Applicant: 无锡江南计算技术研究所

Inventor： 郑卫华 ,  王梦嘉 ,  张清波 ,  许勇 ,  郑方 ,  高红光

IPC: G06F12/08 ,  G06F9/38

Abstract: 本发明提供了一种Cache一致性协议派生处理方法。针对每一个一次请求的一致性处理流程依次执行目录访问以及派生请求判断；在目录访问中，查询一次请求地址对应的数据在CPU内部是否有比主存更新的副本，如有，则一次请求访问最新副本；否则判定主存中数据是最新的，一次请求直接访问主存；而且，对于CPU内部有最新副本的情况，生成作为所述一次请求的派生请求的二次请求，所述二次请求或将最新副本回写主存，并且将该最新副本置为无效，或将CPU内最新副本置为无效；在派生请求判断中，判断一次请求是否有派生请求，如果一次请求有派生请求，则使该一次请求不能从一次请求队列释放。

公开(公告)号：CN102880585B

公开(公告)日：2015-05-06

申请号：CN201210370444.5

申请日：2012-09-28

Applicant: 无锡江南计算技术研究所

Inventor： 许勇 ,  郑方 ,  高红光 ,  杨萱 ,  施晶晶 ,  过锋

IPC: G06F15/167 ,  G06F9/52

Abstract: 一种用于具有多个处理器核心的处理器系统的同步器包括：同步向量表、同步处理部件、断连分析处理部件、以及死锁检查部件。同步向量表由多个条目组成，分别用于接收并对应保存来自多个处理器核心的当前待同步位图请求信息。同步处理部件用于通过查询同步向量表来对同步向量表中的情况进行分析和处理，从而在待同步处理器核心均符合同步要求时向处理器核心返回同步完成信号。断连分析处理部件用于接收降级指示信号，并且根据降级指示信号将同步器设置为降级同步模式或者非降级同步模式；断连分析处理部件用于接收断连位信号，根据断连位信号更改同步向量表，从而实现在位处理器核心与降级断连处理器核心的同步功能。

公开(公告)号：CN103377141A

公开(公告)日：2013-10-30

申请号：CN201210107339.2

申请日：2012-04-12

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  许勇 ,  唐勇 ,  李媛 ,  张清波 ,  郑方 ,  高红光

IPC: G06F12/08

Abstract: 一种高速存储区的访问方法及访问装置，其中所述访问方法包括：在处理器核心请求访问主存时，基于所述Cache数据在主存首地址、Cache行数据量、Cache行条目总数和Cache行有效位判断请求主存地址是否命中Cache；若所述请求主存地址命中Cache，则基于所述Cache数据在局部存储器首地址确定与所述请求主存地址对应的局部存储器地址，并基于所述局部存储器地址加载Cache数据；若所述请求主存地址未命中Cache，则基于所述不命中入口跳转至不命中处理例程。本技术方案简化了高速存储区的逻辑设计开销，提高了处理器的易编程性和适应性。

公开(公告)号：CN101989241A

公开(公告)日：2011-03-23

申请号：CN200910165363.X

申请日：2009-08-07

Applicant: 无锡江南计算技术研究所

Inventor： 谢向辉 ,  吕晖 ,  李宏亮 ,  郑方 ,  过锋 ,  胡苏太 ,  虞美兰

IPC: G06F13/16

Abstract: 一种读-修改-写处理系统及方法。所述读-修改-写处理系统通过子命令生成单元，使得任一时刻读-修改-写处理系统可以并行处理多个“读-修改-写”命令。以同类型命令优先通过的方式对所获得的内存操作命令进行仲裁，使得同一类型的命令可以得到优先通过，并随即处理。所述读-修改-写处理系统及方法可以避开“对于同一激活行的读写访问之间存在的时间间隔较大”这一问题对访存性能的影响，并可以减少数据总线的读写方向切换次数，从而提高了访存带宽。