-
公开(公告)号：CN115050406A
公开(公告)日：2022-09-13
申请号：CN202210983745.9
申请日：2022-08-17
Applicant: 安徽大学
IPC: G11C11/413 , G11C7/12 , G11C7/06 , G11C5/14
Abstract: 本发明属于集成电路技术领域，具体涉及一种SRAM存储器的位线泄漏电流补偿电路，集成位线泄漏电流补偿电路的功能模块，采用该功能模块的数据存储电路及其存储器。位线泄漏电流补偿电路用于连接在SRAM存储器中的存储阵列和灵敏放大器SA之间；存储阵列与两组位线对连接，两组位线对包括主位线对BL、BLB和辅助位线对BL1、BLB1。位线泄漏电流补偿电路包括四组PMOS管对：P0和P1、P2和P3、P4和P5、P6和P7，以及四个电容：C0、C1、C2、C3。本发明提供的存储器中包括存储阵列、位线对、位线泄漏电流补偿电路和灵敏放大器。其中存储阵列由8T SRAM存储单元构成。解决了现有SRAM存储器存在的因位线漏电流导致的数据读取错误，以及读操作延迟较高，数据读取速率不足的问题。
-
公开(公告)号：CN114822637A
公开(公告)日：2022-07-29
申请号：CN202210638677.2
申请日：2022-06-08
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明涉及一种基于10T‑SRAM单元的电路结构、芯片及模块。10T‑SRAM单元包括NMOS晶体管N0~N7和PMOS晶体管P0~P1，P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。
-
公开(公告)号：CN119669147B
公开(公告)日：2025-05-13
申请号：CN202510201815.4
申请日：2025-02-24
Applicant: 安徽大学
Abstract: 本申请涉及一种多比特数据存内计算阵列结构、SRAM和电子设备，其中，该多比特数据存内计算阵列结构用于确定五比特输入和五比特权重的乘累加结果，其包括多列多比特数据存内计算阵列，多比特数据存内计算阵列核心在在于通过参考信号的脉冲宽度调整量来表征计算结果，由于脉冲宽度调整量可以进行累加，因此当需要实现五比特输入和五比特权重的乘累加计算时，只需要将多列多比特数据存内计算阵列以行形式进行组合即可，并且将前一列中各个压控延时电路输出的参考信号为后一列中对应的压控延时电路所接收的参考信号，解决了目前的非易失性存内计算电路通常仅支持单比特输入和权重的乘累加存内计算，只能提供有限的系统级推理精度的问题。
-
公开(公告)号：CN119832957A
公开(公告)日：2025-04-15
申请号：CN202411888853.3
申请日：2024-12-20
Applicant: 安徽大学
IPC: G11C11/4067 , G11C7/12
Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及基于位线开关和电容耦合的灵敏放大器、读取电路、模块。本发明公开了基于位线开关和电容耦合的DRAM灵敏放大器，包括：9个NMOS管N1～N9、2个PMOS管P1～P2、2个电容Cc1～Cc2。本发明设计了SCSA、并配合相应的控制逻辑，使其在对DRAM存储单元读取时设计了：预充阶段、失调校准阶段、电荷分享阶段、预感应阶段、主感应阶段，使位线BLT或BLB电位可以正确变化，保证了SCSA读取放大功能。相较于传统的DRAM灵敏放大器，本发明提供的SCSA实现了在元件数量增幅不大的情况下，使失调电压指标大幅度降低、有效增大了感测裕度。
-
公开(公告)号：CN119832956A
公开(公告)日：2025-04-15
申请号：CN202411888782.7
申请日：2024-12-20
Applicant: 安徽大学
IPC: G11C11/4067 , G11C7/12
Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及基于电容及翻转点补偿的灵敏放大器、读取电路、模块。本发明公开了一种基于电容及翻转点补偿的灵敏放大器，包括：9个NMOS管M1～M9、2个PMOS管P1～P2、2个电容C1～C2。本发明设计了CSCSA、并配合相应的控制逻辑，使其在对DRAM存储单元读取时设计了：预充阶段、失调消除阶段、电荷共享阶段、前感阶段、感应放大阶段，使位线BL或BLB电位可以正确变化，保证了CSCSA读取放大功能。相较于传统的DRAM灵敏放大器，本发明提供的CSCSA实现了在元件数量增幅不大的情况下，使失调电压指标大幅度降低、并提高了感测良率。
-
Patent Agency Ranking
公开(公告)号：CN119446218B
公开(公告)日：2025-03-28
申请号：CN202510019409.6
申请日：2025-01-07
Applicant: 安徽大学
IPC: G11C11/4097
Abstract: 本申请涉及一种自启动位单元SRAM写辅助的电路结构、存储阵列和SRAM，其中，该电路结构包括：第一反相器和第二反相器，所述第一反相器的输入端与所述第一位线连接，所述第二反相器的输入端与所述第二位线连接；第一NMOS管和第二NMOS管，所述第一NMOS管的栅极与所述第一反相器的输出端连接，所述第一NMOS管的漏极与所述第一位线连接，所述第一NMOS管的源极接地，所述第二NMOS管的栅极与所述第二反相器的输出端连接，所述第二NMOS管的漏极与所述第二位线连接，所述第二NMOS管的源极接地。解决了目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用的问题。
-
公开(公告)号：CN119356640B
公开(公告)日：2025-03-04
申请号：CN202411918331.3
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种随机计算的CIM电路及适于机器学习训练的MAC运算电路，该电路包括：存算阵列、随机量化电路、以及外围电路。其中，存算阵列采用具有数据存储和逻辑运算功能的SRAM阵列。随机量化电路包括随机电压生成器、孪生比较器阵列、随机累加电路和转码电路。随机电压生成器生成随机电压，孪生比较器阵列利用随机电压生成SRAM阵列输出的运算结果的随机比特流，随机累加电路根据各个随机比特流在随机域内实现乘积结果的累加；转码电路将最终结果的随机比特流转码为对应的数值。本发明还引入转置设计来实现更高效的全并行操作。本发明解决了现有各类采用全加器的CIM电路存在的面积效率较低和功耗较高的问题。
-
公开(公告)号：CN119380767A
公开(公告)日：2025-01-28
申请号：CN202411512287.6
申请日：2024-10-28
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C11/419 , H03F3/45
Abstract: 本发明属于集成电路领域，具体涉及一种全摆幅输入型灵敏放大器、模块及芯片。全摆幅输入型灵敏放大器包括输出电路和预充电路、自适应选通电路和失调抑制电路。输出电路采用反相交叉耦合的锁存电路，其中的锁存节点Q和QB作为量化结果的输出节点；预充电路由使能信号SAEN控制启动，并用于在比较前将输出节点拉高至等电位。自适应选通电路为每个输出节点和提供两条分别由NMOS管和PMOS管调控的放电路径，并针对不同摆幅的输入信号自适应选通对应的放电路径，进而实现对两个全摆幅输入信号进行比较。失调抑制电路用于在复位阶段将放电路径中对应位置的电位进行平衡。本发明克服了锁存器型灵敏放大器比较范围有限，失调电压过高的问题。
-
公开(公告)号：CN119356639A
公开(公告)日：2025-01-24
申请号：CN202411920531.2
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种带符号乘法电路、列级MAC电路、最大值寻找电路及芯片。带符号乘法电路包括数值运算单元和符号运算单元；数值运算单元由至少一个读写分离且具有读取双端口的SRAM单元构成。符号运算单元由三个与门和一个D触发器构成。符号位运算单元用于根据符号位的乘积将操作数的数值位传输到数值运算单元中，并完成数值位间的乘法运算。乘积结果最终体现在位线的放电状态上。利用多个带符号乘法电路可以构成列级MAC电路，将带符号乘法电路进行阵列化可以得到MAC结果的最大值寻找电路。本发明的最大值寻找电路可以解决了现有存内计算架构难以对带自注意力机制的神经网络运算任务进行加速的问题。
-
公开(公告)号：CN119341570A
公开(公告)日：2025-01-21
申请号：CN202411895900.7
申请日：2024-12-23
Applicant: 安徽大学
Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及具有三级比较阶段的Flash‑ADC电路、模块。本发明提供了新设计的Flash‑ADC电路，将15个参考电压VREF1~VREF15分成三个阶段进行比较；其中，第一阶段的比较结果控制对第二阶段参考电压的选择，第一阶段、第二阶段的比较结果又控制对第三阶段参考电压的选择，从而避免了直接将15个参考电压都与输入电压进行比较，减少了电路中比较器的数量、及输出编码电路的器件的数量，也降低了进行的比较次数，进而极大降低了Flash‑ADC电路的功耗和面积。本发明解决了现有Flash ADC受比较器数量的原因而导致面积、功耗偏大的问题。
-
-
-
-
-
-
-
-
-
Search Results
102
records
(took 0.022 seconds)
