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公开(公告)号:CN101515312A
公开(公告)日:2009-08-26
申请号:CN200910130548.7
申请日:2009-03-27
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明涉及一种现场可编程器件FPGA逻辑单元模型及其通用装箱算法,它根据逻辑单元中所能实现用户电路逻辑功能类型进行分析和建模,按照其相互驱动情况可以分成三级,第一级为查找表,第二级为专用器件,第三级为时序器件,该模型能广泛地描述现有商用FPGA芯片逻辑单元结构。基于此模型本发明提出自下而上的通用逻辑单元装箱算法,该算法分别对用户电路中以专用器件为核心的器件、以时序器件为核心的器件和以查找表为核心的器件依次创建自定义逻辑器件,最后采用增益函数计算对这些自创的逻辑器件进行装箱,是处理各种逻辑单元装箱问题的一种普适性算法。既有广泛代表性,又具有通用性,同时也兼备实用性;时间开销性能优异,适用于大规模的用户电路。
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公开(公告)号:CN101510775A
公开(公告)日:2009-08-19
申请号:CN200910047852.5
申请日:2009-03-20
Applicant: 复旦大学
IPC: H03K19/177
Abstract: 本发明提供了一种可进化数字电路及其进化方法,可进化数字电路包括可进化组合电路、用作接口的边界扫描模块和连接单元,可进化组合电路的输出端与所述状态寄存器的输入端连接,连接单元为多路选择器,多路选择器的一路与边界扫描模块相连,另一路与状态寄存器的输出端相连,在选通与边界扫描模块相连的一路时,将边界扫描模块施加的激励向量输入到可进化组合电路,在选通与状态寄存器相连的一路时,将状态寄存器的输出反馈到所述可进化组合电路中。该可进化数字电路具有通用测试接口,提高可进化数字电路的通用性,该电路兼容时序电路与组合电路。
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公开(公告)号:CN100340970C
公开(公告)日:2007-10-03
申请号:CN200410016239.4
申请日:2004-02-11
Applicant: 复旦大学
Abstract: 本发明属电子电路设计技术领域,具体为一种可编程数模混合器。它由可编程数字阵列、可编程模拟阵列、A/D以及D/A转换器、可编程数字和模拟输入/输出接口经电路连接组成。其中,数字阵列逻辑单元数为n×m个(2≤m,n≤100),模拟阵列的可配置模拟单元为k个(4≤k≤50);数模转换接口由放在每个可配置模拟单元内部的模数/数模转换器和方向选择器组成。本发明结构灵活通用,可满足自动控制、数据采集及实时控制等应用的需求。
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公开(公告)号:CN101043213A
公开(公告)日:2007-09-26
申请号:CN200710038099.4
申请日:2007-03-15
Applicant: 复旦大学
IPC: H03K19/177
Abstract: 本发明属于可编程器件结构技术领域,具体为一种支持拐线的现场可编程逻辑阵列(FDGA)布线资源结构及其建模方法。本发明的布线资源结构包括:可编程互联线、统一开关矩阵、输入和输出多路选择器阵列以及逻辑单元等。它打破了水平与垂直互连资源的限制,引入拐线概念,使布线通路从水平和垂直之间的转换可以不经过可编程开关,兼顾了速度性和灵活性。对布线资源的描述,是先把互连线分配给重复单元然后通过描述一个重复单元上的互连线资源来描述整体互连资源。这种描述方法非常灵活,可以很方便地改变互连资源的种类、数量、比例等参数,并可生成任意开关矩阵。
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公开(公告)号:CN1786968A
公开(公告)日:2006-06-14
申请号:CN200510111269.8
申请日:2005-12-08
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子设计自动化技术领域,具体为一种FPGA逻辑单元的功能模型及通用性逻辑单元装箱算法。该模型首先提取出FPGA逻辑单元中的功能元件,然后用功能元件和开关多路选择器的连接描述整个逻辑单元的结构,接着通过对逻辑单元进行不同的配置,生成许多仅由功能元件连接而成的有效功能电路,该模型能广泛地描述现有FPGA的逻辑单元的结构,并可由逻辑单元对应的有效功能电路得到逻辑单元的所有逻辑功能。基于此FPGA逻辑单元的功能模型,提出了通用性逻辑单元装箱算法FDUPack。FDUPack算法的核心思想是在用户电路中对每个有效功能电路反复进行电路图的模式匹配,是处理各种逻辑单元装箱问题的一种普适性算法。
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公开(公告)号:CN1547249A
公开(公告)日:2004-11-17
申请号:CN200310109452.5
申请日:2003-12-16
Applicant: 复旦大学
Abstract: 本发明为一种适于数据通路应用的可编程逻辑器件(FDP),由可编程逻辑单元(LC)阵列组成,通过层次式的可编程连线资源组织成为层次式结构。其中,将m×n个(16≥m,n≥2)LC组成可编程宏单元(MC),以利于实现多位的数据运算;以MC为基本单元进行阵列扩展,获得不同规格的FPGA系列,也可以得到满足不同逻辑容量要求的可编程IP核。FDP结构既可以作为FPGA芯片,也可以作为可编程片上系统或者可编程IP核。
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公开(公告)号:CN2370477Y
公开(公告)日:2000-03-22
申请号:CN98252300.9
申请日:1998-12-30
Applicant: 复旦大学
IPC: G06F17/60
Abstract: 本实用新型属电子检测技术领域,是一种商品防伪检测装置,它由检测器和受检器组成。受检器由一个表示商品身份的ID码、加密器、数据收发器经电路连接构成,并做成集成电路防伪芯片,附设于商品上。检测器由数据收发器、随机数发生器、解密器、比较器和显示器经电路连接构成。凡使用本装置提供的防伪芯片的商品,可以用同一检测器检测其真伪。本装置结构简单,使用方便,防伪识别可靠性高,可用于一切商品的防伪打假。
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